一种集成电路的制作方法
【技术领域】
[0001]本发明是有关于一种集成电路，特别是有关于一种集成电路的输入/输出垫的下拉和上拉电路。
【背景技术】
[0002]集成电路包含输入/输出(I/O)垫用以接收和传送讯号。在操作期间，若一个输入/输出垫是「浮接」时，意味着此垫没有被外部或内部驱动器以一个可预测的电压驱动，此垫可能会在一个电压电平浮动，这个电压电平足够导致连接到此垫的输入缓冲器电路能导通并无法预测地操作。这种无法预测的操作会增加此装置的能量消耗，并且可能导致输入缓冲器电路的损坏。此垫上的一个浮动电压也可将这个输入缓冲器电路设置为一个未确定的状态，造成未确定的讯号传输到此装置的内部电路并导致振动及其他虚效应(spur1useffects)。
[0003]为了避免这种问题，集成电路可包含上拉或下拉电路以在此垫在浮接的状况下时以一可预测的电压电平偏压此垫。在一例中，例如美国专利US8，400，190(领证日为2013年3月19日，发明人为Chun Hsiung Hung等人)，一个垫可在制造时预先充电到一个高参考电压或者一个低参考电压。然而，集成电路的一个垫依据包含集成电路的系统的需求，可能在一个实施时需要耦接至一个上拉电路，在另一个实施时需要耦接至下拉电路。
[0004]因此有需要提供一种改进集成电路的垫的上拉及/或下拉电路以允许以可预测的电压电平设置个别的垫。
【发明内容】
[0005]在本文描述的集成电路装置包含一垫，此垫适用于从外部驱动器接收一讯号，例如一个总线(bus line)的一用户输入讯号。状态缓存器可被编程为一状态，此状态指示用以设置垫的一电压电平，此电压电平在电路的初始化期间回应于垫的状态而设。电压电平可对应一逻辑低电平和一逻辑高电平其中之一。电压保持电路耦接至垫和状态缓存器，并设置为响应于一导致初始化的一事件施加垫到此电压电平。此垫更可适用于从集成电路装置的一输出缓冲器电路接收一讯号，以使垫可被输出缓冲器致能以从装置输出数据到总线。
[0006]电压保持电路可被设置为以一第一电流快速设定垫上的电压电平，并且随后以比第一电流微弱的一第二电流保持该垫的该电压电平，且该第二电流系足够微弱以使该垫上保持的该电压电平被耦接至垫的驱动器施加的讯号覆写。
[0007]集成电路可包含多个垫，设置为接收多个在初始化期间具有一效果的讯号。因此，在此实施例中，第二状态缓存器被编程为一第二状态，第二状态指示基于该初始化用以设置该垫的一第二电压电平。一第二电压保持电路耦接至垫及第二状态缓存器，并设置为响应导致初始化的事件施加垫到第二电压电平。
[0008]第二电压保持电路可被设置为快速设定以一第一电流设置垫的第二电压电平，并且随后以比第一电流微弱的一第二电流保持垫的第二电压电平。
[0009]多个状态缓存器被编程为一状态，此状态指示用于设置多个垫中这些垫的一电压电平，此电压电平在集成电路装置上的电路的初始化期间回应于这些垫的状态而设。多个电压保持电路可耦接至多个垫中的这些垫及多个状态缓存器中的这些状态缓存器，并设置为响应导致初始化的一事件施加垫到电压电平。这些垫更可适用于从集成电路内的输出缓冲器电路接收讯号。
[0010]多个第二状态缓存器被编程为一第二状态，此第二状态指示基于初始化设置多个垫中这些垫的一第二电压电平。多个第二电压保持电路可耦接至多个垫中的这些垫及多个第二状态缓存器中的这些状态缓存器，并设置为响应导致初始化的事件施加垫到第二电压电平。
[0011]在本文描述的偏压集成电路的垫的方法包含响应一外部讯号导致电路初始化的一事件施加垫到一电压电平，其中电压电平由一状态缓存器被编程的一状态而被指示。
[0012]施加垫到一电压电平的步骤包含以一第一电流设置垫的电压电平，并且随后以一第二电流保持垫的电压电平，其中第二电流比第一电流微弱，且第二电流足够微弱以使垫上保持的电压电平被外部讯号覆写。
[0013]此方法包含响应一外部讯号导致电路初始化的事件施加垫到一第二电压电平，其中该第二电压电平是由一第二状态缓存器被编程的一第二状态而被指示。
[0014]施加垫到一第二电压电平的步骤包含以一第一电流设置垫的第二电压电平，并且随后以一第二电流保持垫的第二电压电平，其中第二电流比第一电流微弱，且第二电流足够微弱以使垫上保持的该第二电压电平被外部讯号覆写。
[0015]本发明的其他方面和优点可以从下列的图式、详细描述和申请范围中看出。
【附图说明】
[0016]图1绘示集成电路装置的一垫的输入/输出电路的简化方块图。
[0017]图2绘示垫的电压保持电路和第二电压保持电路的一实施例的示意图。
[0018]图3绘示操作包含图1和图2的电压保持电路的结构的一实施例的时序图。
[0019]图4绘示操作包含图2的第二保持电路的结构的一实施例的时序图。
[0020]图5绘示偏压垫的方法的流程图。
[0021]图6绘示集成电路装置内多个垫的多个上拉状态缓存器。
[0022]图7绘示集成电路装置内多个垫的多个下拉状态缓存器。
【具体实施方式】
[0023]参照图式提供本发明实施例的详细描述。下列描述是代表性的参照具体结构的实施例和方法。应当理解的是无意将本发明限制到具体揭露的实施例和方法，本发明可使用其他特征、元件、方法和实施例来实施。描述较佳的实施例以说明本发明，并不限制其范围，其范围由权利要求范围来限定。本领域具有通常知识者可认识下面描述的各种等效的变型。不同的实施例中相似的元件通常会用相似的参考数字来提。
[0024]图1绘示集成电路装置100的一垫102的输入/输出电路的简化方块图。在本文所使用的用语「垫」(pad)指的是一个适用于从外部驱动器接收一讯号的一电路节点，例如一个总线(bus line)或者从此集成电路装置内的一输出缓冲器电路驱动的一用户输入讯号。举例来说，垫102可适用于在输出缓冲器电路190为非致能时接收一外部讯号101，或者用以在输出缓冲器电路190为致能而从集成电路装置100输出数据到耦接至包含垫102的集成电路装置的垫的一总线时从输出缓冲器电路190接收一讯号。
[0025]如图1的实施例所示，垫102的输入/输出电路包含一状态缓存器110和一电压保持电路115。状态缓存器110可被编程为一状态，此状态指示用以设置垫的一电压电平，此电压电平在电路的初始化期间回应于垫的状态而设。电压电平可对应一逻辑低电平(例如:0)和一逻辑高电平(例如:1)其中之一。电压保持电路115耦接至垫102和状态缓存器110，并设置为响应于一导致初始化的一事件施加垫到此电压电平，以使此电压电平在电路初始化时为一已知状态。例如，此事件可为内部电路140在电源施加到集成电路装置100之后产生的一开机重设(power-on reset,P0R)事件。例如，在现在科技可使用的串行周边接口(serial peripheral interface, SPI)标准中，输入负载电流的限制可介于_2 μ A和2μΑ之间，并且一弱上拉路径(weak pullup path)或弱下拉路径(weak pulldown path)的强度可为限制的10%，即介于-0.2 μ A和0.2 μ A之间。当施加一外部讯号到垫时，弱上拉或下拉路径的强度可被修改以使此垫的电压，例如SPI标准指定的，介于输入低电压VIL和输入高电压VIH的范围之内。
[0026]在这个例子中响应于状态缓存器110被编程的状态而产生控制讯号A和B，以控制电压保持电路115，并且进一步描述如图