视频信号合成或分割处理装置的制作方法

专利名称：视频信号合成或分割处理装置的制作方法
技术领域：
本实用新型涉及一种将视频信号合成或者分割的装置。
背景技术：
在视频监控、视频传媒、视频会议等应用场合当中，有时需要将几个视频画面合成 为一个视频画面显示，或者将一个视频画面分割为几个视频画面显示，这就涉及到视频信 号合成或分割处理技术。中国实用新型专利200620016569. 8《视频信号合成控制器》中揭示了一种视频信 号合成控制器。请参阅图1，图1是现有技术视频信号合成控制器的结构示意图。所述视频 信号合成控制器包括一一对应地连接多个视频输入端的多个储存单元C、一一对应地连接 多个储存单元的储存单元总线、一个储存控制器7和一个高清同步信号产生电路6。其中， 多个所述储存单元c分别通过一一对应的储存单元总线与所述储存控制器7相连接。所述多个储存单元c分别储存输入的多路视频信号，所述高清同步信号产生电路 6产生视频信号合成后的高清同步信号，所述储存控制器7将各个所述储存单元c中的视频 信号按照所述高清同步信号输出，从而使输入的多路视频信号合成为一路视频信号输出。然而，所述视频信号合成控制器中，每一路视频数据输入都被储存到单独一个储 存单元c中，因此对应多路的视频数据输入就必须设置多个所述储存单元c，并且所述储存 单元C的数目增加的同时意味着连接储存单元C并用于存取数据的储存单元总线的数量也 会增加，所述视频信号合成控制器中必须设置较多的引脚来连接各个储存单元总线，增大 了电路布线面积和装置成本。

实用新型内容为解决现有技术视频信号合成控制装置信号引脚数量较多、布线面积和布线难度 较大、成本较高的技术问题，本实用新型提供一种信号引脚数量较少、布线面积和布线难度 较小、成本较低的视频信号合成或分割处理装置。—种视频信号合成或分割处理装置，包括用于储存视频数据的储存单元，其特征 在于，进一步包括储存控制器、输入缓存电路、输出缓存电路以及读写仲裁电路。所述储存 控制器通过储存单元总线与所述储存单元连接，所述输入缓存电路连接在若干个视频输入 端和所述储存控制器之间，所述输出缓存电路连接在所述储存控制器和若干个视频输出端 之间，所述读写仲裁电路分别连接所述输入缓存电路、所述输出缓存电路和所述储存控制 器。所述输入缓存电路用于缓存所述视频输入端输入的视频数据，并在自身可用的缓存空 间小于第一预定值时，发出缓存输出请求至所述读写仲裁电路。所述输出缓存电路用于缓 存从所述储存单元中读取的视频数据，并在自身可用的缓存空间大于第二预定值时，发出 缓存输入请求至所述读写仲裁电路。所述储存控制器用于控制所述储存单元的数据写入和 读取，并在所述储存单元总线空闲时发出总线空闲状态信号至所述读写仲裁电路。所述读 写仲裁电路用于在同时接收到所述缓存输出请求和所述总线空闲状态信号时，对所述储存控制器发送数据写入指令，或者在同时接收到所述缓存输入请求和所述总线空闲状态信号 时，对所述储存控制器发送数据读取指令。所述储存控制器根据所述数据写入指令将所述 输入缓存电路中的视频数据写入到所述储存单元，根据所述数据读取指令将所述储存单元 中的视频数据读取到所述输出缓存电路。与现有技术相比较，本实用新型的所述视频信号合成或分割处理装置中，所述储 存控制器在所述储存单元总线空闲时发出所述总线空闲状态信号；所述输入缓存电路和所 述输出缓存电路分别缓存输入和输出的视频数据；所述读写仲裁电路根据所述总线空闲状 态信号协调所述输入缓存电路和所述输出缓存电路中视频数据的输出和输入，使视频数据 的输出和输入共用相同的储存单元总线。则所述视频信号合成或分割处理装置中只需设置 一个储存单元储存视频数据，减少储存单元和储存单元总线的数量，使所述视频信号合成 或分割处理装置的引脚数量减少，电路布线面积减小，降低电路布线难度，降低装置成本。 并且，所述储存单元也不必采用数据的读取和写入分别占用不同总线的双向储存器，降低 装置的成本，并且提高视频数据读写速度。优选地，所述视频信号合成或分割处理装置中，所述输入缓存电路包括视频输入 控制器、输入缓存单元、切换电路以及输入缓存判断电路。所述视频输入控制器连接若干个 所述视频输入端和所述输入缓存单元，所述输入缓存单元通过所述切换电路连接所述储存 控制器，所述输入缓存判断电路连接在所述输入缓存单元和所述读写仲裁电路之间。所述 输入缓存单元由与所述视频输入端一一对应的若干个第一缓存区组成。所述视频输入控制 器用于将所述若干个视频输入端输入的视频数据一一对应地传输至各个所述第一缓存区。 所述输入缓存判断电路用于在每一所述第一缓存区的可用储存空间小于第三预设值时，向 所述读写仲裁电路发送对应所述第一缓存区的缓存输出请求。所述切换电路用于选通对应 的第一缓存区；所述储存控制器根据所述数据写入指令，从所述切换电路选通的所述第一 缓存区中将视频数据读取到所述储存单元中。通过所述视频输入控制器将各个所述视频输入端输入的视频数据储存在各个所 述第一缓存区中，所述输入缓存判断电路分别监视各个所述第一缓存区的可用储存空间， 可以分别对每一所述视频输入端输入的视频数据单独储存，方便对所述视频数据的存取管理。优选地，所述视频信号合成或分割处理装置中，所述输出缓存电路包括输出缓存 单元、视频输出控制器以及输出缓存判断电路。所述视频输出控制器连接若干个所述视频 输出端和所述输出缓存单元，所述输出缓存单元连接所述储存控制器，所述输出缓存判断 电路连接在所述输出缓存单元和所述读写仲裁电路之间。所述输出缓存单元由与所述视频 输出端一一对应的若干个第二缓存区组成。所述视频输出控制器用于将所述若干个第二缓 存区中储存的视频数据一一对应地传输至各个所述视频输出端输出。所述输出缓存判断电 路用于在每一所述第二缓存区的可用储存空间大于第四预设值时，向所述读写仲裁电路发 送对应所述第二缓存区的缓存输入请求。通过所述视频输出控制器将所述第二缓存区中的视频数据分别传输至各个所述 视频输出端输出，所述输出缓存判断电路分别监视各个所述第二缓存区的可用储存空间， 可以分别对每一所述第二缓存区中的视频数据进行单独储存，使对应的视频数据可以快速 地通过各个所述视频输出端输出。
6[0013]优选地，所述视频信号合成或分割处理装置中，所述输入缓存电路、所述输出缓存 电路、所述储存控制器、所述读写仲裁电路、所述地址产生电路和所述模式控制电路都基于 FPGA逻辑电路实现。优选地，所述视频信号合成或分割处理装置中，所述输入缓存单元和所述输出缓 存单元为FPGA器件中的Block RAM。通过使用FPGA逻辑电路实现所述输入缓存电路和所述输出缓存电路，则所述输 入缓存单元和所述输出缓存单元都可以用所述FPGA器件中的BlockRAM来实现缓存空间， 无需设置单独的SRAM储存器件，亦可避免因利用逻辑电路实现缓存单元而占用大量FPGA 器件的逻辑资源，可降低装置的成本。优选地，所述视频信号合成或分割处理装置中进一步包括地址产生电路，所述地 址产生电路用于在各个所述视频输入控制器输出的视频同步信号的同步控制下，生成所述 视频数据在所述储存单元中的写入地址；并且在各个所述视频输出控制器输出的视频同步 信号的同步控制下，生成对应输出的视频数据在所述储存单元中的读取地址。通过所述地址产生电路对所述写入地址和所述读取地址的编码，使所述视频数据 在所述储存单元中以特定的顺序储存和读取，从而可较简单地实现视频合成或者视频数据 分割的效果。优选地，所述视频信号合成或分割处理装置中，所述读写仲裁电路进一步包括第 一优先级电路，所述第一优先级电路用于在同时接收所述缓存输出请求、所述缓存输入请 求和所述总线空闲状态信号时，根据预先设定的读写优先级，选择向所述储存控制器发送 所述数据写入指令和所述数据读取指令两者其中之一。优选地，所述视频信号合成或分割处理装置中，所述输人缓存判断电路包括第二 优先级电路，所述第二优先级电路在多个所述第一缓存区的可用储存空间同时小于所述第 三预设值时，根据预先设置的优先级，向所述读写仲裁电路发送优先级最高的所述第一缓 存区的缓存输出请求；所述输出缓存判断电路包括第三优先级电路，所述第三优先级电路 在多个所述第二缓存区的可用储存空间同时大于所述第四预设值时，根据预先设置的优先 级，向所述读写仲裁电路发送优先级最高的所述第二缓存区的缓存输入请求。通过所述第一、第二、第三优先级电路，避免同时写入数据和读取数据时导致的占 用储存单元总线冲突，也避免多个第一储存区同时输出视频数据或者多个第二缓存区同时 输入视频数据的冲突。使所述视频信号合成或分割处理装置对视频数据的处理更加安全， 可靠。优选地，所述视频信号合成或分割处理装置中进一步包括模式控制电路，所述模 式控制电路用于根据用户指令，控制所述视频信号合成或分割处理装置切换至视频合成模 式或者切换至视频分割模式。其中，当所述视频信号合成或分割处理装置切换至视频合成 模式时，所述视频输入控制器选通多个所述视频输入端输入视频数据，所述视频输出控制 器选通至少一个所述视频输出端输出视频数据。当所述视频信号合成或分割处理装置切换 至视频分割模式时，所述视频输入控制器选通至少一个所述视频输入端输入视频数据，所 述视频输出控制器选通多个所述视频输出端输出视频数据。通过所述模式控制电路，用户可以方便地控制所述视频信号合成或分割处理装置 切换至视频合成模式或者视频分割模式，分别实现视频信号合成处理功能和视频信号分割处理的功能。优选地，所述视频信号合成或分割处理装置中，所述视频信号合成或分割处理装 置进一步包括晶体振荡器；以及用于根据所述晶体振荡器的震荡频率，生成基准视频时 钟信号和系统时钟信号的锁相回路。通过设置所述晶体振荡器和所述锁相回路，使所述视频信号合成或分割处理装置 中的各个电路模块具有相同的系统时钟，对视频和控制信号的处理更加稳定；各个所述视 频输出端分别具有各自的基准视频时钟，各个所述视频输出端对不同视频标准的支持更加 灵活、更加完善。优选地，所述视频信号合成或分割处理装置中，所述储存单元可为SRAM、DRAM、 SDRAM或SGRAM类型的储存器件，所述储存单元可以由一个储存器件组成，也可以由多个同 类型或者不同类型的储存器件的组成。

图1是现有技术视频信号合成控制器的结构示意图；图2是本实用新型视频信号合成或分割处理装置的结构示意图；图3是本实用新型视频信号合成或分割处理装置工作在视频合成模式下视频信 号在储存单元中的存取顺序示意图；图4是本实用新型视频信号合成或分割处理装置工作在视频分割模式下视频信 号在储存单元中的存取顺序示意图。其中，20视频信号合成或分割处理装置[0031]201视频输入端；[0032]202视频输入控制器；[0033]203输入缓存单元；[0034]216切换电路；[0035]204储存控制器；[0036]205输出缓存单元；[0037]206视频输出控制器；[0038]207视频输出端；[0039]208输入缓存判断电路；[0040]209输出缓存判断电路；[0041]210读写仲裁电路；[0042]211地址产生电路；[0043]212模式控制电路；[0044]213储存单元；[0045]214锁相回路；[0046]215晶体振荡器；[0047]220输入缓存电路；[0048]230输出缓存电路。
具体实施方式
请参阅图2，图2是本实用新型视频信号合成或分割处理装置的结构示意图。所述 视频信号合成或分割处理装置20包括用于储存视频数据的储存单元213、储存控制器204、 输入缓存电路220、输出缓存电路230和读写仲裁电路210。所述储存控制器204通过储存 单元总线与所述储存单元213连接。所述输入缓存电路220连接在若干个视频输入端201 和所述储存控制器204之间，所述输出缓存电路230连接在所述储存控制器204和若干个 视频输出端207之间，所述读写仲裁电路210分别连接所述输入缓存电路220、所述输出缓 存电路230和所述储存控制器204。所述输入缓存电路220用于缓存各个所述视频输入端201输入的视频数据，在其 自身可用的缓存空间小于第一预定值时，发出缓存输出请求。其中，所述第一预定值为整 个所述输入缓存电路220的可用储存空间剩余较少时的告警值，可根据使用的需要和实际 情况具体设定。例如，所述输入缓存电路220的储存空间为10K，则所述第一预定值可设置 为6K，在所述输入缓存电路220的可用储存空间小于6K时，如果继续往所述输入缓存电路 220中存入视频数据，则有可能导致所述输入缓存电路220中的数据过量溢出，因此所述输 入缓存电路220发出缓存输出请求。所述输出缓存电路230用于缓存从所述储存单元213中读取的视频数据，将所述 视频数据传送至所述若干个视频输出端207输出，并在其自身可用的缓存空间大于第二预 定值时，发出缓存输入请求。其中，所述第二预定值为整个所述输出缓存电路230中储存的 视频数据较少，可用储存空间剩余较多时的告警值，同样可根据使用的需要和实际情况具 体设定。例如，所述输出缓存电路230的储存空间为10K，则所述第二预定值可设置为4K， 在所述输出缓存电路230的可用储存空间大于4K时，表示所述输出缓存电路230中储存的 视频数据量小于6K，应该再次补充新的视频数据以维持不间断的视频数据输出，因此所述 输出缓存电路230发出缓存输入请求。所述储存控制器204通过储存单元总线(未标示)与所述储存单元213连接，用 于控制所述储存单元213的数据写入和读取，并在没有数据的写入和读取操作发生，即所 述储存单元总线处于空闲状态时，向所述读写仲裁电路210发出总线空闲状态信号。所述读写仲裁电路210用于在同时接收所述缓存输出请求和所述总线空闲状态 信号时，对所述储存控制器204发送数据写入指令，或者在同时接收所述缓存输入请求和 所述总线空闲状态信号时，对所述储存控制器204发送数据读取指令。所述储存控制器204在接收数据写入指令时，通过所述储存单元总线将所述输入 缓存电路220中的视频数据写入到所述储存单元213，在接收所述数据读取指令时，将所述 储存单元213中的视频数据读取到所述输出缓存电路230。所述视频信号合成或分割处理装置20还包括地址产生电路211，所述地址产生 电路211用于在各个所述视频输入控制器202输出的视频同步信号的同步控制下，生成所 述视频数据在所述储存单元213中的写入地址；同时在各个所述视频输出控制器206输出 的视频同步信号的同步控制下，生成对应输出的视频数据在所述储存单元213中的读取地 址。所述储存控制器204分别根据所述写入地址和所述读取地址在所述储存单元213中写 入或者读取相应的视频数据。作为所述视频信号合成或分割处理装置20的一种优选实施方式，所述读写仲裁电路210进一步包括第一优先级电路(图未示)，所述第一优先级电路在同时接收所述缓存 输出请求、所述缓存输入请求和所述总线空闲状态信号时，根据预先设定的读写优先级，选 择向所述储存控制器204发送所述数据写入指令和所述数据读取指令两者其中之一。通过所述第一优先级电路，用户可以自行设定在同时需要写入数据和读取数据导 致占用储存单元总线冲突时，优先进行写入还是读取的操作。如果设定所述缓存输出请求 的优先级高于所述缓存输入请求，则在遇到冲突的情况时，所述第一优先级电路将会优先 处理所述缓存输出请求，在同时接收所述总线空闲状态信号时，所述读写仲裁电路210将 会优先发送所述数据写入指令至所述储存控制器204。通过所述优先级电路，避免同时写入数据和读取数据时导致的占用储存单元总线 冲突，使所述视频信号合成或分割处理装置20对视频数据的处理更加安全，可靠。所述输入缓存电路220包括输入缓存单元203、切换电路216、视频输入控制器 202，以及输入缓存判断电路208。所述输入缓存单元203连接所述切换电路216，所述切换 电路216连接所述储存控制器204，所述视频输入控制器202连接在所述若干个视频输入 端201和所述输入缓存单元203之间，所述输入缓存判断电路208连接在所述输入缓存单 元203和所述读写仲裁电路210之间。所述输入缓存单元203由与所述视频输入端201 —一对应的若干个第一缓存区组 成。所述视频输入控制器202用于将所述若干个视频输入端201输入的视频数据一一对应 地传输至各个所述第一缓存区。所述输入缓存判断电路208在判断每一所述第一缓存区的 可用储存空间小于第三预设值时，向所述读写仲裁电路210发送对应所述第一缓存区的缓 存输出请求。所述切换电路216用于选通对应的第一缓存区输出；所述储存控制器204根 据所述数据写入指令，从所述切换电路216选通的所述第一缓存区中将视频数据读取到所 述储存单元213中。 其中，所述输入缓存单元203中的所述第一缓存区可以设置成大小相同，也可以 根据需要分别设置其大小。所述视频输入控制器202同时从输入的所述视频数据中提取各个所述视频输入 端201输入视频数据时的同步信号，发送至所述地址产生电路211。所述地址产生电路211 接收所述各个所述视频输入端201输入视频数据的同步信号，在所述输入视频数据的同步 信号的同步控制下，产生所述第一缓存区的视频数据写入所述储存单元213的地址，所述 储存控制器204根据所述地址产生电路211产生的地址将输入的视频数据写入所述储存单 元 213。所述输入缓存判断电路208中，所述第三预设值为每一所述第一缓存区的可用储 存空间剩余较少时的告警值，具体可根据使用的需要和实际情况设定。例如，整个所述输 入缓存单元203的储存空间为10K，如果有十个所述视频输入端201，则整个所述输入缓存 单元203对应划分成十个所述第一缓存区，每一所述第一缓存区的储存空间为1K。则所述 第三预定值可设置为0. 6K，在任何一个所述第一缓存区的可用储存空间小于0. 6K时，所述 输入缓存判断电路208向所述读写仲裁电路210发送与所述第一缓存区对应的缓存输出请 求。优选地，所述输人缓存判断电路208包括第二优先级电路，所述第二优先级电路 在多个所述第一缓存区的可用储存空间同时小于所述第三预设值时，根据预先设置的优先级，向所述读写仲裁电路210发送优先级最高的所述第一缓存区的缓存输出请求。所述读写仲裁电路210接收与其中一个所述第一缓存区对应的缓存输出请求，判 断所述储存控制器204发送的总线空闲状态信号是否有效，有效则向所述储存控制器204 发送所述数据写入指令，同时将切换电路216切换至与该所述第一缓存区对应的缓存输出 通道，无效则等待其有效。所述储存控制器204接收所述数据写入指令后，根据所述写入地址将所述第一缓 存区中储存的视频数据从所述输入缓存单元203中读出，并写入到所述储存单元213中。所述输出缓存电路230包括输出缓存单元205、视频输出控制器206，以及输出 缓存判断电路209。所述输出缓存单元205连接所述储存控制器204，所述视频输出控制器 206连接在所述若干个视频输出端207和所述输出缓存单元205之间，所述输出缓存判断电 路209连接在所述输出缓存单元205和所述读写仲裁电路210之间。所述输出缓存单元205由与所述视频输出端207 —一对应的若干个第二缓存区组 成。所述视频输出控制器206用于将所述若干个第二缓存区中储存的视频数据一一对应地 传输至各个所述视频输出端207输出。所述输出缓存判断电路209在判断每一所述第二缓 存区的可用储存空间大于第四预设值时，向所述读写仲裁电路210发送对应所述第二缓存 区的缓存输入请求。其中，所述输出缓存单元205中的所述第二缓存区可以设置成大小相同，也可以 根据需要分别设置其大小。所述输出缓存判断电路209中，所述第四预设值为每一所述第二缓存区的可用储 存空间剩余较多，储存的视频数据量较少时的告警值，具体可根据使用的需要和实际情况 设定。例如，整个所述输出缓存单元205的储存空间为10K，如果有十个所述视频输出端 207，则整个所述输出缓存单元205对应划分成十个所述第二缓存区，每一所述第二缓存区 的储存空间为1K。则所述第四预定值可设置为0. 4K，在任何一个所述第二缓存区的可用储 存空间大于0. 4K时，所述输出缓存判断电路209向所述读写仲裁电路210发送对所述第二 缓存区的缓存输入请求。优选地，所述输出缓存判断电路209中设置第三优先级电路，所述第三优先级电 路在多个所述第二缓存区的可用储存空间同时大于所述第四预设值时，根据预先设置的优 先级，向所述读写仲裁电路210发送优先级最高的所述第二缓存区的缓存输入请求。进一步地，所述视频信号合成或分割处理装置20还包括晶体振荡器215 ；以及与 所述晶体振荡器215相连的锁相回路214，所述锁相回路214用于根据所述晶体振荡器215 的震荡频率，生成基准视频时钟信号和系统时钟。其中，所述锁相回路214生成的基准视频 时钟包括各个视频输出控制器的视频时钟。所述基准视频时钟信号发送至所述视频输出控制器206，所述系统时钟分别发送 至所述输入缓存电路220、所述储存控制器204、输出缓存电路230、所述读写仲裁电路210 和所述地址产生电路211。所述系统时钟在所述储存控制器204中做必要的处理后发送至 储存单元213。所述视频输出控制器206以所述视频时钟作为基准时钟产生读取所述输出缓存 单元205中的视频数据的时钟信号RD_CLK1 b和读有效信号RD_ENA1 b，并分别发送至 所述输出缓存单元205，将各个所述第二缓存区中的视频数据分别传输至对应的所述视频输出端207输出。同时，所述视频输出控制器206根据所述视频时钟产生各个所述视频输 出端207输出视频数据的同步信号，并将所述输出视频数据的同步信号发送至所述地址产 生电路211和对应的所述视频输出端207输出。所述地址产生电路211接收各个所述视频输出端207输出视频数据的同步信号， 在各个所述视频输出控制器206输出的视频同步信号的同步控制下，产生对应的所述视频 数据在所述储存单元213中的读取地址。所述储存控制器204根据所述读取地址从所述储 存单元213中读取视频数据。所述读写仲裁电路210接收所述缓存输入请求后，判断所述储存控制器204发送 的总线空闲状态信号是否同时有效，有效则向所述储存控制器204发送所述数据读取指 令，无效则等待其有效。所述储存控制器204接收所述数据读取指令后，根据所述读取地址将所述储存单 元213中的视频数据读取，并写入到所述输出缓存单元205中对应的所述第二缓存区中。再由所述视频输出控制器206根据所述视频数据的时钟信号RD_CLK1 b和读有 效信号RD_ENA1 b，将储存在各个所述第二缓存区中的视频数据，发送至对应的所述视频 输出端207中输出。与现有技术相比较，本实用新型的所述视频信号合成或分割处理装置中，所述储 存控制器在所述储存单元总线空闲时发出所述总线空闲状态信号；所述输入缓存电路和所 述输出缓存电路分别缓存输入和输出的视频数据；所述读写仲裁电路根据所述总线空闲状 态信号协调所述输入缓存电路和所述输出缓存电路中视频数据的输出和输入，使视频数据 的输出和输入共用相同的储存单元总线，则所述视频信号合成或分割处理装置中只需设置 一个储存单元储存视频数据，减少储存器和储存单元总线的数量，使所述视频信号合成或 分割处理装置的引脚数量减少，电路布线面积减小，降低电路布线难度，降低装置成本。并 且，所述储存单元也不必采用数据的读取和写入分别占用不同总线的双向储存器，降低装 置的成本，并且提高视频数据读写速度。进一步地，所述视频信号合成或分割处理装置20进一步包括模式控制电路212， 所述模式控制电路212用于根据用户指令，控制所述视频信号合成分割控制装置切换至视 频合成模式或者切换至视频分割模式。当所述模式控制电路212控制切换至视频合成模式时，所述视频输入控制器202 选通多个所述视频输入端201，所述视频输出控制器206选通至少一个所述视频输出端 207。所述视频输入控制器202将多个所述视频输入端201输入的视频信号分别储存在所 述输入缓存单元203中对应的所述第一缓存区中，并提取各个所述视频输入端201输入视 频的同步信号，将所述输入视频的同步信号发送至所述地址产生电路211。在视频合成模式下，假设需要将η个所述视频输入端201输入的各个子画面的视 频数据最终合成为一个完整画面，所述完整画面由各个所述子画面以kXm矩阵的方式组 成，其中kXm = η。则，对应所述η个所述视频输入端201，将所述储存单元213划分成与 各个所述视频输入端201 —一对应的η个储存区。则，所述地址产生电路211对每一所述子画面的视频数据编辑生成写入地址时， 使每一所述子画面的视频数据分别储存在一个所述储存区中。其中，第1至第m个所述储 存区依次储存所述完整画面的第1至第χ行的视频数据，第m+1至第2m个所述储存区依次储存所述完整画面的第x+1至第2x行的视频数据......在视频合成模式下，将与各个所述视频输入端201 —一对应的η个储存区组合成 为一个完整画面的储存区，因此所述储存控制器204根据所述地址产生电路211产生所述 读取地址读取视频数据的顺序为先从第1个所述储存区储存的所述完整画面的第1行第 1个像素的视频数据开始读取，到第m个所述储存区储存的所述完整画面的第1行最后一个 像素的视频数据为止；然后从第1个所述储存区储存的所述完整画面的第2行第1个像素 的视频数据开始读取，到第m个所述储存区储存的所述完整画面的第2行最后一个像素的
视频数据为止；......直到第kXm个所述储存区储存的所述完整画面的最一行最后一个
像素的视频数据为止。如图3所示。当所述模式控制电路212控制切换至视频分割模式时，所述视频输入控制器202 选通至少一个所述视频输入端201，所述视频输出控制器206则同时选通多个所述视频输 出端207。在视频分割模式下，假设需要将一个所述视频输入端201输入的完整画面的视频 数据最终分割为η个子画面，各个所述子画面由所述完整画面以kXm矩阵的方式分割而 成，其中kXm = η。则，对于被选通的某个所述视频输入端201，在所述储存单元213中划 分一个与之对应的视频数据储存区。则，所述地址产生电路211对被选通的某个所述视频输入端201输入的视频数据 生成写入地址时，使该视频输入端201的一帧完整画面数据储存在一个所述储存区中。在视频分割模式下，将所述视频输入端201输入的完整画面的视频数据储存区划 分成与各个所述视频输出端207 —一对应的η个储存区。则，所述储存控制器204根据所述 地址产生电路211产生所述读取地址从所述储存单元213中读取某个所述视频输出端207 的一帧视频数据时的顺序为从某一所述视频输出端207对应的所述子画面储存区的第1 行第1个像素的视频数据开始读取，到所述子画面储存区的第1行最后一个像素的视频数 据为止；然后从所述子画面储存区的第2行第1个像素的视频数据开始读取，到所述子画面
储存区的第2行最后一个像素的视频数据为止；......直到所述子画面储存区最后一行第
1个像素的视频数据开始读取，到所述子画面储存区的最后一行最后一个像素的视频数据 结束，一个所述视频输出端207的一帧视频数据读取完毕，其他所述视频输出端207的一帧 视频数据的读取方法和以上讲述相类似，这里不再累述。如图4所示。通过所述地址产生电路211对所述写入地址和所述读取地址的编码，使所述视频 数据在所述储存单元213中以特定的顺序储存和读取，从而可较简单地实现视频合成或者 视频数据分割的效果。作为一种优选实施方式，本实用新型的视频信号合成分割控制装置20中的所述 输入缓存电路220、所述输出缓存电路230、所述储存控制器204、所述读写仲裁电路210、所 述地址产生电路211和所述模式控制电路212都基于FPGA逻辑电路实现，即，既可使用一 个FPGA器件实现上述多个电路的功能，也可用多个FPGA器件分别实现上述多个电路的功 能。所述输入缓存单元203和所述输出缓存单元205优选的使用FPGA器件内的Block RAM 来实现缓存空间，无需使用专门的SRAM硬件储存器，亦可避免因利用逻辑电路实现缓存单 元而占用大量FPGA器件的逻辑资源，可以大大节省装置成本。所述锁相回路214既可使用 集成在FPGA器件中的锁相回路实现，也可以使用现有技术中的器件实现。
13[0091]所述储存单元213采用的储存器件可为SRAM、DRAM、SDRAM或者SGRAM类型的储存 器件。所述储存单元213可以是单独一个储存器件，也可以是多个同种类或不同种类的储 存器件组合而成。本实用新型的视频信号合成分割控制装置20中，如果所述地址产生电路211对所 述储存单元213中的某个所述储存区产生的写入地址比读取地址快，则所述储存单元213 中，各个所述储存区的写入速度大于读取的速度，当写入数据的位置超越读取数据的位置 时，读取的数据将会是新写入的下一帧的视频数据，而不是当前帧的视频数据，因此输出的 视频数据中将混杂当前帧和下一帧的内容，导致显示画面出错。为此，在本实用新型的视频信号合成分割控制装置20中，所述地址产生电路211 中可设置预设电路、读取地址产生电路和写入地址产生电路(图未示)。所述预设电路将一个所述储存区的地址分为多个地址段落，所述储存区储存的一 帧画面的视频数据的地址对应从每一地址段落中选取。每一所述地址段落都包括一个起始 地址和一个结束地址，并且所述多个地址段落之间具有预设的读写顺序。假设所述地址产生电路211中将一个所述储存区的所有地址划分为A、B、C三个地 址段落，则读写顺序可设置为从A到B再到C，然后重新从A开始，不断循环。当所述各个视频数据输入端201的同步信号有效时，所述写入地址产生电路调用 当前产生所述读取地址的地址段落之前的一个地址段落，从对应的所述起始地址开始连续 输出所述地址段落中的地址作为写入地址。当一帧画面的视频数据储存结束后，依照读写 顺序开始输出下一个所述地址段落中的地址作为下一帧画面的视频数据的写入地址。当所述各个视频数据输出端207的同步信号有效时，所述读取地址产生电路调用 当前产生所述写入地址的地址段落之前的一个地址段落，从对应的所述起始地址开始连续 输出所述地址段落中的地址作为读取地址。当一帧画面的视频数据读取结束后，依照读写 顺序开始输出下一个所述地址段落中的地址作为下一帧画面的视频数据的读取地址。当所述读取地址产生电路完成一帧画面的读取地址的输出后，下一地址段落仍然 被所述写入地址产生电路调用，则所述读取地址产生电路重复输出当前调用的地址段落中 的地址作为读取地址。此时，所述多个视频数据输出端207将重复输出两帧相同的画面，而 不会输出下一帧的画面。当所述写入地址产生电路完成一帧画面的写入地址的输出后，下一地址段落仍然 被所述读取地址产生电路调用，则所述写入地址产生电路重复输出当前调用的地址段落中 的地址作为写入地址。此时，所述多个视频数据输入端201写入的视频数据将覆盖前一帧 画面的视频数据。通过设置所述预设电路，所述读取地址产生电路和所述写入地址产生电路，可以 将视频数据的读取地址和写入地址分开在不同的地址段落中选取，避免所述读取地址和所 述写入地址冲突，防止输出的一帧画面的数据中同时包含两帧输入画面的数据，防止输出 视频出现过渡线的问题。本实用新型的视频信号合成分割控制装置20可设计为单独的视频信号合成装置 或者单独的视频信号分割装置，当设计为单独的视频信号合成装置或者单独的视频信号分 割装置时，所述模式控制电路212可以省略。设计成视频信号合成装置时，可以设置多个所 述视频输入端201，并可设置一个所述视频输出端207或者几个视频输出端207的组合，以
14便将多路视频信号输入合成为一路或多路视频信号输出。设计成视频信号分割装置时，可 以设置一个所述视频输入端201或者几个所述视频输入端201的组合，并设置多个视频输 出端207，以便将一路或多路视频信号输入分割为多路视频信号输出。 以上所述的本实用新型实施方式，并不构成对本实用新型保护范围的限定。任何 在本实用新型的精神和原则之内所作的修改、等同替换和改进等，均应包含在本实用新型 的权利要求保护范围之内。
权利要求一种视频信号合成或分割处理装置，包括用于储存视频数据的储存单元，其特征在于，进一步包括储存控制器、输入缓存电路、输出缓存电路以及读写仲裁电路，所述储存控制器通过储存单元总线与所述储存单元连接，所述输入缓存电路连接在若干个视频输入端和所述储存控制器之间，所述输出缓存电路连接在所述储存控制器和若干个视频输出端之间，所述读写仲裁电路分别连接所述输入缓存电路、所述输出缓存电路和所述储存控制器；所述输入缓存电路用于缓存所述视频输入端输入的视频数据，并在自身可用的缓存空间小于第一预定值时，发出缓存输出请求至所述读写仲裁电路；所述输出缓存电路用于缓存从所述储存单元中读取的视频数据，并在自身可用的缓存空间大于第二预定值时，发出缓存输入请求至所述读写仲裁电路；所述储存控制器用于控制所述储存单元的数据写入和读取，并在所述储存单元总线空闲时发出总线空闲状态信号至所述读写仲裁电路；所述读写仲裁电路用于在同时接收到所述缓存输出请求和所述总线空闲状态信号时，对所述储存控制器发送数据写入指令，或者在同时接收到所述缓存输入请求和所述总线空闲状态信号时，对所述储存控制器发送数据读取指令；所述储存控制器根据所述数据写入指令将所述输入缓存电路中的视频数据写入到所述储存单元，根据所述数据读取指令将所述储存单元中的视频数据读取到所述输出缓存电路。
2.如权利要求1所述的视频信号合成或分割处理装置，其特征在于，所述输入缓存电 路包括视频输入控制器、输入缓存单元、切换电路以及输入缓存判断电路，所述视频输入控制 器连接若干个所述视频输入端和所述输入缓存单元，所述输入缓存单元通过所述切换电路 连接所述储存控制器，所述输入缓存判断电路连接在所述输入缓存单元和所述读写仲裁电 路之间；所述输入缓存单元由与所述视频输入端一一对应的若干个第一缓存区组成； 所述视频输入控制器用于将所述若干个视频输入端输入的视频数据一一对应地传输 至各个所述第一缓存区；所述输入缓存判断电路用于在每一所述第一缓存区的可用储存空间小于第三预设值 时，向所述读写仲裁电路发送对应所述第一缓存区的缓存输出请求； 所述切换电路用于选通对应的第一缓存区；所述储存控制器根据所述数据写入指令，从所述切换电路选通的所述第一缓存区中将 视频数据读取到所述储存单元中。
3.如权利要求2所述的视频信号合成或分割处理装置，其特征在于，所述输出缓存电 路包括输出缓存单元、视频输出控制器以及输出缓存判断电路，所述视频输出控制器连接若 干个所述视频输出端和所述输出缓存单元，所述输出缓存单元连接所述储存控制器，所述 输出缓存判断电路连接在所述输出缓存单元和所述读写仲裁电路之间；所述输出缓存单元由与所述视频输出端一一对应的若干个第二缓存区组成； 所述视频输出控制器用于将所述若干个第二缓存区中储存的视频数据一一对应地传输至各个所述视频输出端输出；所述输出缓存判断电路用于在每一所述第二缓存区的可用储存空间大于第四预设值 时，向所述读写仲裁电路发送对应所述第二缓存区的缓存输入请求。
4.如权利要求3所述的视频信号合成或分割处理装置，其特征在于，所述视频信号合 成或分割处理装置进一步包括地址产生电路，所述地址产生电路用于在各个所述视频输入控制器输出的视频同步信 号的同步控制下，生成所述视频数据在所述储存单元中的写入地址；并且在各个所述视频 输出控制器输出的视频同步信号的同步控制下，生成对应输出的视频数据在所述储存单元 中的读取地址。
5.如权利要求1至4中任意一项所述的视频信号合成或分割处理装置，其特征在于，所 述读写仲裁电路进一步包括第一优先级电路，所述第一优先级电路用于在同时接收所述 缓存输出请求、所述缓存输入请求和所述总线空闲状态信号时，根据预先设定的读写优先 级，选择向所述储存控制器发送所述数据写入指令和所述数据读取指令两者其中之一。
6.如权利要求3所述的视频信号合成或分割处理装置，其特征在于，所述输人缓存判 断电路包括第二优先级电路，所述第二优先级电路在多个所述第一缓存区的可用储存空间 同时小于所述第三预设值时，根据预先设置的优先级，向所述读写仲裁电路发送优先级最 高的所述第一缓存区的缓存输出请求；所述输出缓存判断电路包括第三优先级电路，所述第三优先级电路在多个所述第二缓 存区的可用储存空间同时大于所述第四预设值时，根据预先设置的优先级，向所述读写仲 裁电路发送优先级最高的所述第二缓存区的缓存输入请求。
7.如权利要求4所述的视频信号合成或分割处理装置，其特征在于，所述视频信号合 成或分割处理装置进一步包括模式控制电路，所述模式控制电路用于根据用户指令，控制所述视频信号合成或分割 处理装置切换至视频合成模式或者切换至视频分割模式；其中，当所述视频信号合成或分割处理装置切换至视频合成模式时，所述视频输入控 制器选通多个所述视频输入端输入视频数据，所述视频输出控制器选通至少一个所述视频 输出端输出视频数据；当所述视频信号合成或分割处理装置切换至视频分割模式时，所述视频输入控制器选 通至少一个所述视频输入端输入视频数据，所述视频输出控制器选通多个所述视频输出端 输出视频数据。
8.如权利要求7所述的视频信号合成或分割处理装置，其特征在于所述输入缓存电 路、所述输出缓存电路、所述储存控制器、所述读写仲裁电路、所述地址产生电路和所述模 式控制电路都基于FPGA逻辑电路实现。
9.如权利要求4所述的视频信号合成或分割处理装置，其特征在于所述地址产生电 路包括预设电路、读取地址产生电路和写入地址产生电路；所述预设电路用于将所述储存单元的一个储存区的地址分为多个地址段落，每一所述 地址段落都包括一个起始地址，并且所述多个地址段落之间具有预设的读写顺序；所述写入地址产生电路用于调用当前产生所述读取地址的地址段落之前的一个地址 段落，从对应的起始地址开始连续输出所述地址段落中的地址作为写入地址；所述读取地址产生电路用于调用当前产生所述写入地址的地址段落之前的一个地址 段落，从对应的起始地址开始连续输出所述地址段落中的地址作为读取地址。
10.如权利要求1所述的视频信号合成或分割处理装置，其特征在于，所述视频信号合 成或分割处理装置进一步包括晶体振荡器；以及用于根据所述晶体振荡器的震荡频率，生成基准视频时钟信号和系 统时钟信号的锁相回路。
专利摘要本实用新型提供一种视频信号合成或分割处理装置，包括通过储存单元总线连接储存单元的储存控制器，分别缓存输入和输出的视频数据的输入缓存电路和输出缓存电路，以及根据所述储存单元总线的空闲情况协调所述输入缓存电路和所述输出缓存电路中视频数据的输入和输出，使视频数据的输入和输出共用相同的储存单元总线的读写仲裁电路。本实用新型提供的视频信号合成或分割处理装置只需设置一个储存单元储存视频数据，具有较少数量的储存器和储存单元总线，装置的成本较低，电路布线简单，并且具有较高的视频数据读写速度。
文档编号G09G5/00GK201726481SQ201020198918
公开日2011年1月26日 申请日期2010年5月14日 优先权日2010年5月14日
发明者李长航, 陈华牧 申请人:陈华牧;李长航