专利名称：一种栅极驱动电路及显示装置的制作方法
技术领域：
本发明涉及一 种显示装置，特别涉及一种栅极驱动电路及采用该电路的显示装置。
背景技术：
薄膜晶体管液晶显示(TFT IXD)技术占领了最大规模的平板显示市场。由于非晶硅TFT(a-Si:H TFT)工艺具有加工温度低、器件性能均勻、工艺成熟、成本低、适用于大面积显示等优点，非晶硅TFT IXD日益成为当今显示技术的主流。近年来，为了进一步降低液晶面板的成本、提高TFT LCD的竞争优势，集成非晶硅TFT栅极驱动电路的研究受到了广泛的重视。这种将栅极驱动电路集成于玻璃基板上的技术，使得外围驱动芯片的数量及其压封工序得以减少，质量轻、厚度薄且外观对称的窄边框面板得以实现，液晶模组更加紧凑、可罪。采用非晶硅TFT制作集成电路主要需要解决以下两个难题一是非晶硅的载流子迁移率低，从而电路速度慢；二是非晶硅TFT的阈值电压容易发生漂移，从而电路性能的不稳定、寿命短。先前的研究表明采用栅极电压自举技术后，非晶硅TFT已经能够满足栅极驱动电路的要求。此外，将下拉TFT管偏置于较低栅极电压或者降低栅极电压的偏压比 (duty cycle)，下拉TFT管阈值电压的漂移量能够被抑制为较小的值。然而，现行的非晶硅TFT工艺是非自对准的，寄生电容大。这些寄生电容容易带来较显著的电压馈通效应(feed through effect)。一方面，时钟信号的跳变容易通过寄生电容耦合到集成栅极驱动器内；另一方面，数据线上电压跳变也容易通过数据线和栅线间的寄生电容耦合到集成栅极驱动器的输出节点上。这些电压馈通效应会造成集成栅极驱动电路的输出低电平不稳定，从而干扰到相连接的像素TFT的关断，最终影响到TFT LCD的显示灰度。图1示意的是常规的栅极驱动电路的框图。如图1所示，栅极驱动电路由栅极驱动电路单元串联而成。图1的左边示意性地表示了三级连续的栅极驱动电路单元第N-1、 N和第N+1级。每一个栅极驱动单元电路包括有输入信号接口 V1、时钟信号接口 CLKs、低电平信号接口 Vss和输出信号接口 Vtj。第N级栅极驱动电路单元的输入信号接口耦合到第N-I 级的输出信号接口，第N级栅极驱动电路单元的复位信号接口耦合到第N+1级的输出信号接口。栅极驱动电路的输出信号接口耦合到对应的栅线，为对应的栅线提供栅极扫描信号。 图1的右下角还示意了 TFT IXD像素单元的组成。每个TFT IXD像素单元包括一个像素 TFT、一个存储电容和一个液晶像素电容；像素TFT的栅极耦合到对应栅线上，像素TFT的漏极耦合到对应的数据线上，像素TFT的源极耦合到存储电容和液晶像素电容的上极板。由于栅极扫描线和数据线之间的交叠以及像素TFT的栅极和漏极之间的交叠，栅极扫描线和数据线之间存在寄生电容Cl'以及寄生电容C2'。因此，当数据线的电压发生跳变时，栅极扫描线的电压可能会由于寄生电容Cl'的耦合而偏离低电位。图2示意了点翻转驱动时，数据线上电压的跳变对栅极扫描信号的影响由于数据信号的跳变，栅极扫描 信号的低电平受到干扰；栅极扫描信号的低电平干扰幅度同数据信号的跳变量、寄生电容Cl'的量正相关。由于栅极扫描信号的低电平不稳定，像素电容上的编程电压可能受到干扰，因而面板的灰度受到破坏。因此，必须设计专门的电路结构抑制上述电压馈通效应。先前报道的栅极驱动单元电路为了解决该问题，一般需要十个以上的晶体管，并且电路的功耗大、寿命短。由于电路复杂、版图面积大，这些电路的成品率也较低。因此，如何降低电路的复杂程度、提高集成栅极驱动器的性能仍为亟待研究的问题。
发明内容
本发明要解决的主要技术问题是，提供了一种栅极驱动电路及显示装置，能够抑制电压馈通效应。根据本发明的一个方面，提供一种栅极驱动电路，包括栅极扫描信号产生电路， 具有用于输出H级栅极扫描信号的栅极扫描线，其中，同一帧内的后一级栅极扫描信号比前一级栅极扫描信号滞后一个相位，H为根据每帧需要的扫描行数确定的正整数；低电平维持电路，包括至少一级低电平维持电路单元，所述低电平维持电路单元的输入端包括复合信号端和置位信号端，其输出端分别耦合到第N级至第N+X级栅极扫描线，当复位信号有效时所述低电平维持电路单元与第N级至第N+X级栅极扫描信号隔离，当置位信号有效时所述低电平维持电路单元将第N级至第N+X级栅极扫描线下拉到第一电压源的电位，其中， N、X为小于H的正整数。进一步地，所述低电平维持电路单元包括下拉模块，所述下拉模块的输出端分别耦合到第N级至第N+X级栅极扫描线；复位模块，其输入端耦合到所述复位信号，当所述复位信号有效时，控制下拉模块关断；置位模块，其输入端耦合到所述置位信号，当所述置位信号有效时，控制下拉模块开启，将下拉模块的输出端耦合到第一电压源。一种实施例中，所述复位模块包括至少一个复位晶体管，其控制极耦合到所述复位信号，第二电流导通极耦合到所述第一电压源，第一电流导通极耦合到第一控制节点，当所述复位信号的高电平到来时，所述复位晶体管导通，将第一控制节点的电位下拉到第一电压源；所述置位模块包括至少一个置位晶体管，其控制极耦合到所述置位信号，第一电流导通极耦合到所述置位信号或者耦合到第二电压源，第二电流导通极耦合到所述第一控制节点；当所述置位信号的高电平到来时，所述置位晶体管导通，第一控制节点被充电到所述第二电压源的电位；所述下拉模块包括至少一个下拉晶体管；各下拉晶体管的控制极都耦合到所述第一控制节点，各下拉晶体管的第二电流导通极耦合到所述第一电压源，每个下拉晶体管的第一电流导通极耦合到第N级至第N+X级栅极扫描线中的某个。进一步地，X大于或等于1或2 ；所述复位信号比所述置位信号超前的时间为 (X+2)*t，t为一个栅极扫描脉冲宽度的时间；所述第一电压源为地电压，所述第二电压源为高于所述第一电压源电压的电源电压。进一步地，所述栅极扫描信号产生电路包括多级串联的移位寄存器电路单元，其中每一级输出一栅极扫描信号，前一级移位寄存器电路单元的信号输出接口耦合到后一级移位寄存器电路单元的信号输入接口，且后一级移位寄存器电路单元的时钟信号比前一级移位寄存器电路单元的相应的时钟信号滞后一个相位。
一种实施例中，所述栅极扫描信号产生电路包括输入模块，用于从信号输入接口接收输入信号，并在输入信号的控制下，提供驱动模块的开启电压；驱动模块，其控制端耦合到输入模块，响应所述开启电压，将第一时钟信号传送至信号输出接口 ；放电模块，用于在第二时钟信号的控制下将所述驱动模块的控制端耦合到第三电压源，使所述驱动模块关闭；时钟馈通抑制模块，用于在第一时钟信号的控制下将所述驱动模块的控制端耦合到所述信号输出接口 ；所述输入脉冲信号比所述第一时钟信号超前一个相位，所述第二时钟信号比所述第一时钟信号滞后两个相位。进一步地，所述第一时钟信号和所述第二时钟信号是两个周期相同的M相时钟信号，占空比均为1/M，一个相位的值等于2 π /M，其中，M为大于或等于4的整数。 优选地，所述输入模块包括第一晶体管，所述第一晶体管的控制极及其第一电流导通极接收输入信号，其第二电流导通极耦合到所述驱动模块的控制端为所述驱动模块的控制端提供开启电压；所述驱动模块包括第二晶体管，所述第二晶体管的控制极耦合到所述第一晶体管的第二电流导通极，其第一电流导通极输入所述第一时钟信号，所述第二晶体管的第二电流导通极连接到所述信号输出接口，用于在所述第一时钟信号的高电平到来时对所述信号输出接口充电，在所述第一时钟信号的低电平到来时下拉所述信号输出接口的电位；所述放电模块包括第三晶体管，所述第三晶体管的控制极耦合到所述第二时钟信号，其第一电流导通极耦合到所述第二晶体管的控制级，其第二电流导通级耦合到所述第一电压源，用于在所述第二时钟信号的高电平到来时将所述第二晶体管的控制极的电位下拉到所述第三电压源的电位，使所述第二晶体管关闭；所述时钟馈通抑制模块包括所述第四晶体管，所述第四晶体管的控制极耦合到所述第一时钟信号，其第一电流导通极连接到所述第二晶体管的控制极，其第二电流导通极连接到所述信号输出接口，用于在所述第一时钟信号的高电平到来时将驱动模块的控制极耦合到所述信号输出接口。根据本发明的另一个方面，提供了一种显示装置，包括面板，所述面板包括由多个像素构成的二维像素阵列，以及与每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；以及上述栅极驱动电路，用于给所述栅极扫描线提供驱动信号。一种实施例中，栅极驱动电路的栅极扫描信号产生电路置于所述面板的第一侧边，栅极驱动电路的低电平维持电路置于所述面板的第二侧边。本发明的有益效果在于通过采用低电平维持电路将栅极扫描信号产生电路输出的栅极扫描信号维持在稳定的低电平，抑制了电压馈通效应；实施例中，通过多条栅线共用低电平维持电路的方式，减少了晶体管的数量，降低了电路设计的复杂程度，从而栅极驱动电路的面积减少；此外，实施例中的电路具有低功耗和高稳定性的特点。
图1示例性地描述了常规栅极驱动电路的电路结构；图2示例性地描述了常规栅极驱动电路中数据线电压串扰的问题；图3示例性地描述了显示装置的结构；图4示例性地描述了 TFT IXD面板的时序图；图5示例性地描述了本发明的栅极驱动电路的原理性电路结构；
图6示例性地描述了本发明实施例一的移位寄存器电路单元的结构；图7示例性地描述了图6所示 移位寄存器电路单元的时序图；图8示例性地描述了本发明实施例一的低电平维持电路单元的结构；图9示例性地描述了图8所示低电平维持电路单元的时序图；图10示例性地描述了本发明实施例二的低电平维持电路单元的结构；图11示例性地描述了本发明实施例三的低电平维持电路单元的结构。
具体实施例方式下面通过具体实施方式
结合附图对本发明作进一步详细说明。如图3所示，显示装置1包括面板4、数据驱动电路3和栅极驱动电路2。面板4包括由多个二维像素(N，M)、(N，M+1)、(N，M+2)、(N+1，M)、(N+l，M+l)、(N+l，M+2)等构成的二维像素阵列，以及与每个像素相连的第一方向(例如横向)的多条栅极扫描线(由栅极驱动电路2产生)和第二方向(例如纵向)的多条数据线(由数据驱动电路3产生)。一般， 像素阵列中的同一行像素均连接到同一条栅极扫描线，而像素阵列中的同一列像素则连接到同一条数据线。栅极扫描信号由栅极驱动电路2产生，输出到栅极扫描线以完成对像素阵列的逐行扫描；图像数据信号由数据驱动电路3产生，通过数据线传输到对应的像素单元内以实现图像灰度。所述栅极驱动电路2可以通过焊接与面板4相连或者集成于面板4 内。一些实施例中，显示装置1可以是液晶显示器、有机发光显示器、电子纸显示器等，而对应的面板4可以是液晶显示面板(TFT LCD)、有机发光显示面板(TFT0LED)、电子纸显示面板(E-paper)等。这里以TFT IXD面板为例做说明。图4所示为TFT IXD面板的工作时序示意图，包括三条连续的栅极扫描信号线 Vng, VN+1e、VN+2e和两条连续的数据信号线Vmd、Vm+1d，其中，栅极扫描信号是相互之间没有交叠的脉冲信号，数据信号的电平对应于一定的灰度。本领域技术人员应理解，本实施例虽然以三条栅极扫描信号线和两条数据信号线为例进行说明，但栅极扫描信号线和数据信号线的数量不限于此。根据相邻行、列之间数据信号电压的不同，显示面板的驱动情况可以分为如下几种帧翻转、行翻转、列翻转和点翻转等。以点翻转为例，其第M条数据信号线Vmd和第 M+1条数据信号线Vm+1d的信号的电极性相反，并且逐行地改变电极性。本发明栅极驱动电路各实施例的设计思想是通过采用低电平维持电路，将输出的栅极扫描信号维持在稳定的低电平，以抑制电压馈通效应。首先对一些术语进行说明。晶体管可以是场效应晶体管(FET)或者双极型晶体管 (BJT)。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一、二电流导通极分别指双极型晶体管的集电极和发射极。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一、二电流导通极分别指场效应晶体管的漏极和源极。显示装置中的晶体管通常为薄膜晶体管(TFT)，此时，晶体管的控制极指的是薄膜晶体管的栅极，第一电流导通极指的是薄膜晶体管的漏极，第二电流导通极指的是薄膜晶体管的源极。图5为本发明栅极驱动电路的原理性电路结构，在一种实施例中，栅极驱动电路布置于显示面板的两侧，第一侧边(如图示的左侧)部分为栅极扫描信号产生电路51，第二侧边(如图示的右侧)部分为用于完成低电平维持功能的低电平维持电路52。如图5所示，对于N行的有源显示面板，栅极扫描信号产生电路51包括N级串联的移位寄存器电路单元511、512、513等，低电平维持电路52包括L级低电平维持电路单元521 ；每一条栅极扫描线对应于一级移位寄存器电路单元的输出，N和L分别为正整数，二者关系为假设相邻的每两条栅线(即栅极扫描线)对应于一个低电平维持电路单元，如图5所示，则L = N/2—个移位寄存器电路单元包括输入模块、驱动模块、放电模块和时钟馈通抑制模块；输入模块用于从信号输入接口接收输入脉冲信号，并在输入脉冲信号的控制下，提供驱动电压给驱动模块的控制端；驱动模块用于在其控制端接受驱动电压后，将第一时钟信号传送至信号输出接口 ；放电模块用于在第二时钟信号的控制下将驱动模块的控制端耦合到第三电压源(第三电压源为低电平电源)；时钟馈通抑制模块用于在第一时钟信号的控制下将驱动模块的控制端耦合到信号输出接口。其中，输入脉冲信号比第一时钟信号超前一个相位，第二时钟信号比第一时钟信号滞后两个相位；第一时钟信号和第二时钟信号是两个周期相同的N相时钟信号，其占空比均为1/N，每个相位的值等于2 π /Ν，Ν为大于或等于 4的整数。回到图5，低电平维持电路52的主要功能是将栅极扫描线维持在稳定的低电平状态，使得各条栅极扫描线均不受到数据线的馈通电压的影响。低电平维持电路单元的输入端包括复位信号端V11和置位信号端V12，其输出端νω、V02等分别耦合到第N级至第Ν+Χ级栅极扫描线，当复位信号有效时低电平维持电路单元与第N级至第Ν+Χ级栅极扫描信号隔离，当置位信号有效时低电平维持电路单元将第N级至第Ν+Χ级栅极扫描线下拉到第一电压源的电位，其中，Ν、Χ为小于H的正整数。一个低电平维持电路单元包括复位模块、置位模块、下拉模块；复位模块用于接收复位信号，并在复位信号的控制下(即复位信号有效时)，将下拉模块的控制端电位拉低；置位模块用于接收置位信号，并在置位信号的控制下 (即置位信号有效时)，将下拉模块的驱动端电位拉高；下拉模块，其输出端分别耦合到第N 级至第Ν+Χ级栅极扫描线，用于在其驱动端电位提高后，将信号输出接口的电位拉低。一种实施例中，复位信号为第N-I级栅极扫描信号，置位信号为第Ν+Χ+1级栅极扫描信号。以当前级为第N级为例，各个模块具体描述如下复位模块包括复位晶体管，其控制极耦合到复位信号，第二电流导通极耦合到第一电压源，第一电流导通极耦合到第一控制节点，用于当复位信号的高电平到来时，第一控制节点的电位被下拉到第一电压源的电位；置位模块包括至少一个置位晶体管，其控制极耦合到置位信号，X为大于或等于1 的整数，第一电流导通极耦合到置位信号或者耦合到第二电压源，第二电流导通极耦合到第一控制节点；用于当置位信号的高电平到来时，第一控制节点被充电到第二电压源的电位；下拉模块包括至少一个下拉晶体管；下拉晶体管的控制极耦合到第一控制节点， 下拉晶体管的第二电流导通极耦合到第一电压源，下拉晶体管的第一电流导通极耦合到第 Ν+Χ-1级栅极扫描线。这里，第一电压源为地电压，第二电压源为高于第一电压源电压的电源电压，通常为高电平电源电压。以下结合图6-11给出更为具体的实施例以对本发明栅极驱动电路进行进一步说明。实施例一如图6所示，移位寄存器电路单元包括四个模块输入模块61、驱动模块62、放电模块63和时钟馈通抑制模块64 ；图7是该移位寄存器电路单元的时序图。下面以晶体管为TFT为例说明图6所示的电路结构和工作过程。
输入模块61用于从信号输入接口接收输入脉冲信号V1,并在输入脉冲信号V1的控制下，打开驱动模块62。本实施例中输入模块61包括第一晶体管T1sk,第一晶体管T1sk的栅极和漏极接收输入信号V1,源极耦合到驱动模块2的控制端。当输入信号V1为高电平时， 驱动模块62的控制端为高电平。当驱动模块62被开启后，将第一时钟信号Va传送至信号输出接口 \。本实施例中驱动模块62包括第二晶体管T2sk,第二晶体管T2sk的栅极耦合到第一晶体管T1sk的源极， 即第二晶体管T2sk的栅极为驱动模块62的控制端，第二晶体管T2sk的漏极输入第一时钟信号Va，源极连接到信号输出接口 \。在第二晶体管T2sk的栅极电压的控制下，当第一时钟信号\的高电平到来时对信号输出接口 I充电，当第一时钟信号Va的低电平到来时拉下信号输出接口 I的电位。放电模块63受第二时钟信号\的控制。当V。为高电平时，驱动模块62被关闭。 本实施例中放电模块63包括第三晶体管T3SK，其栅极耦合到第二时钟信号V。，用于在第二时钟信号\为高电平时，关闭驱动模块62。第三晶体管T3sk的漏极耦合到驱动模块62的控制极，其源极耦合到第三电压源。实施例中第三电压源与第一电压源Vss相同，即为地；其他实施例中第三电压源可不同于第一电压源。时钟馈通抑制模块64用于在第一时钟信号Va的控制下将驱动模块62控制端耦合到信号输出接口 I，抑制第一时钟Va的跳变在驱动模块62的控制端的电压干扰。本实施例中时钟馈通抑制模块64包括第四晶体管T4sk，其栅极响应第一时钟信号Va，其漏极连接到驱动模块62的控制极，源极连接到信号输出接口 \。第四晶体管T4sk当信号输出为低电平时在第一时钟信号Va的高电平到来时将驱动模块62的控制极耦合到信号输出接口 \， 从而稳定驱动模块62的控制极的电位。在各模块中，输入脉冲信号V1比第一时钟信号Va超前一个相位，第二时钟信号\ 比第一时钟信号Va滞后两个相位。栅极驱动电路单元的两个时钟信号Va* V。满足以下条件第一时钟信号Va和第二时钟信号V。是两个周期相同的N相时钟信号，二者的占空比均为1/N，一个相位的值等于2 π /N，其中，N为大于或等于4的整数；第二时钟信号V。比第一时钟信号\滞后两个相位。各时钟信号的高电平为Vh，低电平为\。如图7所示，栅极驱动电路的工作过程分为四个阶段预充电阶段(tl)、上拉阶段 (t2)、下拉阶段(t3、t4)以及低电平维持阶段(t5)。这里，定义第一晶体管T1sk的源极和第二晶体管T2sk的栅极的连接节点为节点Q。(1)预充电阶段(tl)在第二晶体管T2sk的漏极成为高电平之前，输入信号V1为高电平，通过第一晶体管 T1sk给节点Q充电，第二晶体管T2sk在参与给负载的充电之前被充分打开的过程称为预充电阶段。预充电阶段，时钟信号VA、V。均为低电平，输入信号V1为高电平，第一晶体管1^开启，节点Q的点位逐渐抬高。当节点Q的电位高于第二晶体管T2sk的阈值电压Vth的时候， 第二晶体管T2sk被打开。因为时钟信号Va为低电平，所以输出信号Vtj保持为低电平。此时第三晶体管T3sk和第四晶体管T4sk均处于关断状态。预充电结束时刻，节点Q的电位达到
(2)上拉阶段(t2)第二晶体管T2sk的漏极电压变成高电平，处于开启状态晶体管T2sk给负载端充电， 并将信号输出接口(即的电位上拉的过程称为上拉阶段。上拉阶段时，时钟信号Va变为高电平，时钟信号V。为低电平，输入信号V1为低电平，第一晶体管T1sk关断，因此，节点Q悬浮，第二晶体管T2sk保持为开启，时钟信号Va通过第二晶体管T2sk给负载提供充电电流。节点Q的电位随着输出接口 \的充电而提高，这被称为自举。在上拉阶段，第二晶体管T2sk工作于线性导通区。在上拉阶段之初，第四晶体管T4sk 也处于线性导通的状态；当输出电压达到V11-Vth后，第四晶体管！“；被关断。由于输出电压能够较快速度地达到VH-Vth，因此自举上拉过程受第四晶体管T4sk的影响较小。(3)下拉阶段(t3、t4)第二晶体管T2sk、第三晶体管T3sk和第四晶体管T4sk分别对输出接口 Vq和节点Q放电，并将Vq和\最终拉到Vss的过程，称为下拉阶段。下拉阶段包含两个连续的过程，第一个过程t3是对输出接口 \的放电。时钟信号Va和V。为低电平。因此，第一晶体管T1sk、第三晶体管T3sk、第四晶体管T4sk均处于关断状态，此时，因为第二晶体管T2sk保持着开启的状态，而第二晶体管T2sk的漏极电平为Vss，所以信号输出信号的电位通过第二晶体管T2sk下拉到Vss。下拉阶段的第二个阶段t4是对节点Q的放电。时钟信号\变为高电平，时钟信号\为低电平。此时，第三晶体管T3sk开启，节点Q的存储电荷通过第三晶体管T3sk释放， 因此，节点Q的电位降低。当节点Q的电位降低到Vth之下后，第二晶体管T2sk关断。节点Q上存储的电荷必须在时钟信号V。的高电平期间彻底释放，否则，第二晶体管T2sk仍然处于开启状态，从而信号输出接口的低电平状态在第一时钟信号Va下一个周期的高电平作用下被破坏。(4)低电平维持阶段(t5)低电平维持阶段(t5)指的是在输出接口 Vtj降低到Vss以后，Vtj稳定地维持于低电平Vss的非选通状态。但是时钟信号Va的跳变(例如由低电位跳变到高电位)会通过第二晶体管T2sk的栅-漏寄生电容Cra的耦合而造成栅电位Vq的抬高。如果Vq的增加量比T2sk 的Vth大，则T2sk被误开启，N0被叠加了噪声电压。本实施例采用了通过第四晶体管T4sk将第二晶体管T2sk的栅电位Vq连接到输出端口的方式，从而抑制因Va跳变引起的不稳定电压。通过采用下面将要阐释的低电平维持电路，输出接口 VNe被稳定于地电平，从而，节点Q通过第四晶体管T4sk被较稳定地连接到地电平。即，时钟馈通抑制模块64不需要使用存储电容Cs就可减少晶体管T2sk的寄生电容与节点Q的电容比，从而抑制输出接口 \的噪声电压。此外，可以采用现有集成电路技术将多级移位寄存器电路单元进行级联，其方法为本领域技术人员所熟知，在此不作详细说明。本实施例中，低电平维持电路单元采用相邻的两条栅极扫描线共享下拉电路的方式，即X = 2(可以理解，此时有两个输出接口 V11和Vre，分别为当前级栅极扫描线和当前级的下一级栅极扫描线)，从而可节约器件数量。应理解，除了此处采用的相邻的两条栅极扫描线外，还可以采用一条或相邻的多条栅极扫描线共享下拉电路。
如图8所示，低电平维持电路单元包括复位模块81、置位模块82、下拉模块83 ； 图9是该低电平维持单元电路的时序图。下面以晶体管为TFT、复位信号V11为第N-I级栅极扫描线νΝΛ、置位信号V12为第Ν+Χ+1级栅极扫描线VN+2e为例，说明图8所示的电路结构和工作过程。复位模块81包括复位晶体管T1pd,其栅极耦合到第N-I级栅极扫描线νΝΛ，其源极耦合到第一电压源Vss(实施例中Vss为低电平电压)，其漏极耦合到内部节点VPD。当第N-I 级栅极扫描信号νΝΛ为高电平时，晶体管T1pd导通，内部节点Vpd被下拉到第一电压源Vss的电位。置位模块82包括置位晶体管T2pd,其栅极和漏极分别耦合到第Ν+2级栅极扫描线 Vn+2g和第二电压源VDD，其源极耦合到内部节点VPD。当第N+2级栅极扫描信号VN+2e为高电平时，晶体管T2pd导通，内部节点Vpd被充电到第二电压源Vdd(实施例中Vdd为高电平电压)。
下拉模块包括第一下拉晶体管T3pd和第二下拉晶体管T4pd ；第一下拉晶体管T3pd 的栅极耦合到内部节点VPD，其源极耦合到第一电压源Vss，其漏极耦合到第N级栅极扫描线；第二下拉晶体管T4pd的栅极耦合到内部节点VPD，其源极耦合到第一电压源Vss，其漏极耦合到第N+1级栅极扫描线VN+1e。低电平维持电路单元主要有两个工作阶段复位阶段 (tl)和下拉阶段(t2)，如图9所示。下面分别介绍这两个工作阶段的原理。(1)复位阶段(tl)当复位信号V11 (即第N-I级栅极扫描信号νΝΛ)为高电平时，复位晶体管T1pd被打开，内部节点Vpd被下拉到低电平Vss的时段被称为复位阶段。在复位阶段，其余晶体管T2pd、 T3PD、T4pd 均关闭。在复位阶段，第N级和第N+1级的栅极扫描线先后出现脉冲信号，但由于内部节点 Vpd被下拉到低电平Vss，因此，两个下拉晶体管T3pd和T4pd为关闭状态，不会对第N级和第N+1 级的栅极扫描脉冲产生干扰。(2)下拉阶段(t2)当置位信号V12 (即第N+2级栅极扫描信号VN+2e)为高电平时，置位晶体管T2pd被打开。因此，内部节点Vpd被上拉到第二电压源Vdd的电位(即高电平电位)，并且Vpd保持为第二电压源Vdd的电位，下拉晶体管T3pd和T4pd保持开启，将第N级和第N+1级栅极扫描信号和VN+1e保持为低电平的时段被称为下拉阶段。下拉阶段，第N级和第N+1级的栅极扫描线分别被T3pd和T4pd连接到低电平，因此数据线上的电压跳变不会对第N级和第N+1级的栅极扫描信号的低电平产生影响。本领域技术人员应理解，本实施例中X = 2，即采用了两个下拉晶体管对应地将相邻的两级栅极扫描信号下拉为低电平，其他实施例中，X还可以大于2或者等于1，对应的电路结构作适应性的调整。应理解，虽然本实施例中复位信号V11为第N-I级栅极扫描线Vn-V 置位信号V12为第N+X+1级栅极扫描线VN+2e，但，在其他实施例中，复位信号和置位信号还可以是其他，如复位信号V11为第N+X+1级栅极扫描线VN+2e、置位信号V12为第N-I级栅极扫描线乂％等。由于两个下拉晶体管T3pd和T4pd在几乎整个一帧时间内均处于直流偏置，这两个下拉晶体管的阈值电压Vt可能发生较显著的漂移。根据实验测试的结果，TFT的阈值电压漂移量与偏压的大小和占空比有关。以非晶硅TFT为例，由于下拉TFT的正偏，其阈值电压Vt会增加当偏压值较大时，阈值电压Vt的漂移量较大；当偏压的占空比较大时，阈值电压 Vt的漂移量较大。由于两个下拉晶体管T3pd和T4pd工作于线性区，其阈值电压的漂移常用如下方程式表达
权利要求
1.一种栅极驱动电路，其特征在于包括栅极扫描信号产生电路，具有用于输出H级栅极扫描信号的栅极扫描线，其中同一帧内的后一级栅极扫描信号比前一级栅极扫描信号滞后一个相位，H为根据每帧需要的扫描行数确定的正整数；低电平维持电路，包括至少一级低电平维持电路单元，所述低电平维持电路单元的输入端包括复位信号端和置位信号端，其输出端分别耦合到第N级至第N+X级栅极扫描线，当复位信号有效时所述低电平维持电路单元与第N级至第N+X级栅极扫描信号隔离，当置位信号有效时所述低电平维持电路单元将第N级至第N+X级栅极扫描线下拉到第一电压源的电位，其中，N、X为小于H的正整数。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述低电平维持电路单元包括下拉模块，所述下拉模块的输出端分别耦合到第N级至第N+X级栅极扫描线；复位模块，其输入端耦合到所述复位信号，当复位信号有效时，控制下拉模块关断；置位模块，其输入端耦合到所述置位信号，当置位信号有效时，控制下拉模块开启，将下拉模块的输出端耦合到第一电压源。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述复位模块包括至少一个复位晶体管，其控制极耦合到所述复位信号，第二电流导通极耦合到所述第一电压源，第一电流导通极耦合到第一控制节点，当所述复位信号的高电平到来时，所述复位晶体管导通，将第一控制节点的电位下拉到第一电压源的电位；所述置位模块包括至少一个置位晶体管，其控制极耦合到所述置位信号，第一电流导通极耦合到所述置位信号或者耦合到第二电压源，第二电流导通极耦合到所述第一控制节点；当所述置位信号的高电平到来时，所述置位晶体管导通，第一控制节点被充电到第二电压源的电位；所述下拉模块包括至少一个下拉晶体管；各下拉晶体管的控制极都耦合到所述第一控制节点，各下拉晶体管的第二电流导通极耦合到所述第一电压源，每个下拉晶体管的第一电流导通极耦合到第N级至第N+X级栅极扫描线中的某个。
4.如权利要求1-3任一项所述的栅极驱动电路，其特征在于，X大于或等于1；所述复位信号比所述置位信号超前的时间为(X+2)*t，t为一个栅极扫描脉冲宽度的时间；所述第一电压源为地电压，所述第二电压源为高于所述第一电压源电压的电源电压。
5.如权利要求1-4任一项所述的栅极驱动电路，其特征在于，所述栅极扫描信号产生电路包括多级串联的移位寄存器电路单元，其中每一级输出一栅极扫描信号，前一级移位寄存器电路单元的信号输出接口耦合到后一级移位寄存器电路单元的信号输入接口，且后一级移位寄存器电路单元的时钟信号比前一级移位寄存器电路单元的相应的时钟信号滞后一个相位。
6.如权利要求1-5任一项所述的栅极驱动电路，其特征在于，所述移位寄存器电路单元包括输入模块，用于从信号输入接口接收输入信号，并在输入信号的控制下，提供驱动模块的开启电压；驱动模块，其控制端耦合到输入模块，响应所述开启电压将第一时钟信号传送至信号输出接口 ；放电模块，用于在第二时钟信号的控制下将所述驱动模块的控制端耦合到第三电压源，使所述驱动模块关闭；时钟馈通抑制模块，用于在第一时钟信号的控制下将所述驱动模块的控制端耦合到所述信号输出接口；所述输入脉冲信号比所述第一时钟信号超前一个相位，所述第二时钟信号比所述第一时钟信号滞后两个相位。
7.如权利要求7所述栅极驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号是两个周期相同的M相时钟信号，占空比均为1/M，一个相位的值等于2 π/M，其中，M为大于或等于4的整数。
8.如权利要求7或8所述的栅极驱动电路，其特征在于所述输入模块包括第一晶体管，所述第一晶体管的控制极及其第一电流导通极接收输入信号，其第二电流导通极耦合到所述驱动模块的控制端为所述驱动模块的控制端提供开启电压；所述驱动模块包括第二晶体管，所述第二晶体管的控制极耦合到所述第一晶体管的第二电流导通极，其第一电流导通极输入所述第一时钟信号，所述第二晶体管的第二电流导通极连接到所述信号输出接口，用于在所述第一时钟信号的高电平到来时对所述信号输出接口充电，在所述第一时钟信号的低电平到来时下拉所述信号输出接口的电位；所述放电模块包括第三晶体管，所述第三晶体管的控制极耦合到所述第二时钟信号， 其第一电流导通极耦合到所述第二晶体管的控制级，其第二电流导通级耦合到所述第一电压源，用于在所述第二时钟信号的高电平到来时将所述第二晶体管的控制极的电位下拉到所述第三电压源的电位，使所述第二晶体管关闭；所述时钟馈通抑制模块包括所述第四晶体管，所述第四晶体管的控制极耦合到所述第一时钟信号，其第一电流导通极连接到所述第二晶体管的控制极，其第二电流导通极连接到所述信号输出接口，用于在所述第一时钟信号的高电平到来时将驱动模块的控制极耦合到所述信号输出接口。
9.一种显示装置，包括面板，所述面板包括由多个像素构成的二维像素阵列，以及与每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；其特征在于还包括如权利要求1-8任一项所述的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。
10.如权利要求9所述的显示装置，其特征在于，栅极驱动电路的栅极扫描信号产生电路置于所述面板的第一侧边，栅极驱动电路的低电平维持电路置于所述面板的第二侧边。
全文摘要
本发明公开了一种栅极驱动电路单元，包括栅极扫描信号产生电路，具有用于输出H级栅极扫描信号的栅极扫描线，其中，同一帧内的后一级栅极扫描信号比前一级栅极扫描信号滞后一个相位，H为根据每帧需要的扫描行数确定的正整数；低电平维持电路，包括至少一级低电平维持电路单元，所述低电平维持电路单元的输入端包括复合信号端和置位信号端，其输出端分别耦合到第N级至第N+X级栅极扫描线，其中，N、X为小于H的正整数。本发明通过采用低电平维持电路将栅极扫描信号产生电路输出的栅极扫描信号维持在稳定的低电平，抑制了电压馈通效应。
文档编号G09G3/20GK102237034SQ20111019250
公开日2011年11月9日 申请日期2011年7月11日 优先权日2011年7月11日
发明者刘晓明, 廖聪维, 张盛东, 戴文君, 简庭宪, 钟德镇, 陈韬 申请人:北京大学深圳研究生院, 昆山龙腾光电有限公司