液晶显示装置和电子装置的制作方法

专利名称：液晶显示装置和电子装置的制作方法
技术领域：
本发明涉及一种半导体装置。此外，本发明涉及一种具有该半导体装置的显示装置。具体而言，本发明涉及一种具有该半导体装置的液晶显示装置和具有该液晶显示装置的电子装置。
背景技术：
近年来，随着诸如液晶电视的大型显示装置的增多，人们在积极开发诸如液晶显示装置和发光装置的显示装置。具体而言，已经在积极开发一种技术，用于利用由绝缘体上方的非晶半导体制成的晶体管在同一基板上形成像素电路和包括移位寄存器等的驱动器电路(下文中称为内部电路)，因为该技术对低功耗和低成本很有贡献。将形成于绝缘体上方的内部电路通过FPC等连接到设置于绝缘体外部的控制器IC(下文中称为外部电路)并控制其运行。此外，已经设计出一种利用非晶半导体制成的晶体管形成的移位寄存器作为形成于绝缘体上方的内部电路(参见参考文献1 日本公开专利申请No. 2004-78172)。不过，有一个问题，即，非晶半导体形成的晶体管特性随着开启时间或所施加的电压而劣化。为了解决这个问题，已经设计出通过并联两个晶体管并依次开启晶体管来抑制晶体管特性的劣化(参见参考文献2 :SID，05 DIGEST PP. 348到PP. 351)。

发明内容
在上述参考文献2中未公开详细的驱动方法。此外，为了逐个控制并联的两个晶体管，必须要有具有大电路尺寸的控制电路。鉴于前述问题，本发明的目的是提供一种触发电路和移位寄存器，均具有这种移位寄存器的半导体装置和显示装置，以及具有该显示装置的电子装置，触发电路和移位寄存器均具有电路尺寸较小的控制电路。此外，本发明的另一目的是提供一种每者均使用了与常规方法不同的抑制晶体管特性劣化的驱动方法的触发电路和移位寄存器，均具有这种移位寄存器的半导体装置和显示装置，以及具有这种显示装置的电子装置。根据本发明的一个方面的半导体装置包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一晶体管的栅极和第一端子电连接到第一线路，第一晶体管的第二端子电连接到第四晶体管的栅极。第二晶体管的栅极电连接到第二线路，第二晶体管的第一端子电连接到第四线路，第二晶体管的第二端子电连接到第四晶体管的栅极。第三晶体管的栅极电连接到第三线路，第三晶体管的第一端子电连接到第四线路，第三晶体管的第二端子电连接到第四晶体管的栅极。第四晶体管的第一端子电连接到第四线路，第四晶体管的第二端子电连接到第五线路。第一到第四晶体管可以具有相同的导电类型。此外，可以将非晶半导体用于第一到第四晶体管的每个的半导体层。注意，第一晶体管的沟道宽度W与沟道长度L的比值(W/L)可以高于第二晶体管的沟道宽度W与沟道长度L的比值(W/L)。注意，第一晶体管的沟道宽度W与沟道长度L的比值(W/L)可以高于第三晶体管的沟道宽度W与沟道长度L的比值(W/L)。根据本发明的一个方面的半导体装置包括第一晶体管、第二晶体管、第三晶体管、 第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管。第一晶体管的栅极电连接到第一线路，第一晶体管的第一端子电连接到第二线路，第一晶体管的第二端子电连接到第二晶体管的栅极。第八晶体管的栅极电连接到第四线路，第八晶体管的第一端子电连接到第五线路，第八晶体管的第二端子电连接到第二晶体管的栅极。第六晶体管的栅极电连接到第二晶体管的栅极，第六晶体管的第一端子电连接到第五线路，第六晶体管的第二端子电连接到第三晶体管的栅极和第四晶体管的栅极。第五晶体管的栅极和第一端子电连接到第二线路，第五晶体管的第二端子电连接到第三晶体管的栅极和第四晶体管的栅极。 第七晶体管的栅极电连接到第三线路，第七晶体管的第一端子电连接到第五线路，第七晶体管的第二端子电连接到第三晶体管的栅极和第四晶体管的栅极。第四晶体管的第一端子电连接到第五线路，第四晶体管的第二端子电连接到第二晶体管的栅极。第三晶体管的第一端子电连接到第五线路，第三晶体管的第二端子电连接到第六线路。第二晶体管的第一端子电连接到第三线路，第二晶体管的第二端子电连接到第六线路。第一到第八晶体管可以具有相同的导电类型。此外，可以将非晶半导体用于第一到第八晶体管的每个的半导体层。注意，第五晶体管的沟道宽度W与沟道长度L的比值(W/L)可以高于第六晶体管的沟道宽度W与沟道长度L的比值(W/L)。注意，第五晶体管的沟道宽度W与沟道长度L的比值(W/L)可以高于第七晶体管的沟道宽度W与沟道长度L的比值(W/L)。此外，可以将本发明的半导体装置用于液晶显示装置。根据本发明的一个方面的液晶显示装置包括驱动电路和具有液晶元件的像素。驱动电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一晶体管的栅极和第一端子电连接到第一线路，第一晶体管的第二端子电连接到第四晶体管的栅极。第二晶体管的栅极电连接到第二线路，第二晶体管的第一端子电连接到第四线路，第二晶体管的第二端子电连接到第四晶体管的栅极。第三晶体管的栅极电连接到第三线路，第三晶体管的第一端子电连接到第四线路，第三晶体管的第二端子电连接到第四晶体管的栅极。第四晶体管的第一端子电连接到第四线路，第四晶体管的第二端子电连接到第五线路。第一到第四晶体管可以具有相同的导电类型。此外，可以将非晶半导体用于第一到第四晶体管的每个的半导体层。注意，第一晶体管的沟道宽度W与沟道长度L的比值(W/L)可以高于第二晶体管的沟道宽度W与沟道长度L的比值(W/L)。注意，第一晶体管的沟道宽度W与沟道长度L的比值(W/L)可以高于第三晶体管的沟道宽度W与沟道长度L的比值(W/L)。根据本发明的一个方面的液晶显示装置包括驱动电路和具有液晶元件的像素。驱动电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、 第七晶体管和第八晶体管。第一晶体管的栅极电连接到第一线路，第一晶体管的第一端子电连接到第二线路，第一晶体管的第二端子电连接到第二晶体管的栅极。第八晶体管的栅极电连接到第四线路，第八晶体管的第一端子电连接到第五线路，第八晶体管的第二端子电连接到第二晶体管的栅极。第六晶体管的栅极电连接到第二晶体管的栅极，第六晶体管的第一端子电连接到第五线路，第六晶体管的第二端子电连接到第三晶体管的栅极和第四晶体管的栅极。第五晶体管的栅极和第一端子电连接到第二线路，第五晶体管的第二端子电连接到第三晶体管的栅极和第四晶体管的栅极。第七晶体管的栅极电连接到第三线路， 第七晶体管的第一端子电连接到第五线路，第七晶体管的第二端子电连接到第三晶体管的栅极和第四晶体管的栅极。第四晶体管的第一端子电连接到第五线路，第四晶体管的第二端子电连接到第二晶体管的栅极。第三晶体管的第一端子电连接到第五线路，第三晶体管的第二端子电连接到第六线路。第二晶体管的第一端子电连接到第三线路，第二晶体管的第二端子电连接到第六线路。第一到第八晶体管可以具有相同的导电类型。此外，可以将非晶半导体用于第一到第八晶体管的每个的半导体层。注意，第五晶体管的沟道宽度W与沟道长度L的比值(W/L)可以高于第六晶体管的沟道宽度W与沟道长度L的比值(W/L)。注意，第五晶体管的沟道宽度W与沟道长度L的比值(W/L)可以高于第七晶体管的沟道宽度W与沟道长度L的比值(W/L)。注意，可以将各种类型的开关用作本发明所示的开关，给出了电子开关、机械开关等作为例子。亦即，只要其能够控制电流，可以使用任何元件，而不限于某一元件。例如，它可以是晶体管、二极管(例如PN 二极管、PIN 二极管、肖特基二极管或以二极管方式连接的晶体管)、晶闸管或组合了这些元件的逻辑电路。对于将晶体管用作开关而言，晶体管的极性(导电类型)不特定地限于某一种，因为其仅仅象开关一样工作。不过，当优选小截止电流时，优选使用截止电流更小的晶体管。给出了配有LDD区域的晶体管、具有多栅极结构的晶体管等作为具有小截止电流的晶体管的例子。此外，当被作为开关的晶体管的源极端子的电势更接近低电势侧电源(例如VSS、GND或0V)时，优选使用N沟道晶体管，而当源极端子的电势更接近高电势侧电源(例如VDD)时，使用P沟道晶体管。这是因为提高了晶体管的栅极-源极电压的绝对值，从而能够容易地将晶体管作为开关操作。还可以同时使用N沟道和P沟道晶体管来使用CMOS开关。通过使用CMOS开关， 该开关可以有效地作为开关而运行，因为当P沟道开关和N沟道开关之一导通时电流能够流过开关。例如，可以适当地输出电压，而不论开关的输入信号的电压是高还是低。此外， 由于可以使用于导通或截止开关的信号的电压辐值变小，因此能够降低功率消耗。当将晶体管用作开关时，开关包括输入端子(源极端子和漏极端子之一)、输出端子(源极端子和漏极端子中的另一个)以及用于控制导电性的端子(栅极端子)。另一方面，当把二极管用作开关时，开关不具有在某些情况下用于控制导电性的端子。因此，可以减少用于控制端子的线路的数量。
注意，在本发明中，描述“连接”包括元件被电连接的情形、元件被功能性连接的情形以及元件被直接连接的情形。因此，在本发明公开的构造中，可以在具有预定连接关系的元件之间插入其他元件。例如，可以在某一部分和另一部分之间提供实现电连接的一个或多个元件(例如开关、晶体管、电容器、电感器、电阻器和/或二极管)。此外，可以在诸部分之间提供一个或多个实现功能性连接的电路，例如逻辑电路(例如反相器、与非电路或或非电路)、信号变换器电路(例如DA转换电路、AD转换电路或伽玛校正电路)、电势电平变换器电路(例如诸如升压电路或降压电路的电源电路，或用于改变H电平信号或L电平信号的电势电平的电平偏移电路)、电压源、电流源、开关电路或放大器电路(例如能够提高信号振幅、电流量等的电路，诸如运算放大器、差分放大器电路、源输出电路或缓冲电路)、 信号发生电路、存储电路或控制电路。或者，可以不在其间插入另一元件或另一电路而直接连接诸元件。在其间不插入另一元件或电路而连接元件的情形下，使用描述“直接连接”。此外， 在使用描述“电连接”的情况下，其中包括以下情形诸元件被电连接的情形(亦即，通过在其间插入另一元件连接诸元件)，元件被功能性连接的情形(亦即通过在其间插入另一电路连接诸元件)，以及直接连接诸元件的情形(亦即，不在其间插入另一元件或另一电路而连接诸元件)。注意，显示元件、显示装置、发光元件和发光装置可以使用各种类型且包括各种元件。例如，作为显示元件，可以使用显示装置、发光元件以及通过电磁作用改变对比度的显示媒体，诸如电致发光元件(例如有机电致发光元件、无机电致发光元件或包括有机和无机材料二者的电致发光元件)、电子发射元件、液晶、电子墨水、光栅光阀(GLV)、等离子体显示板(PDP)、数字微镜装置(DMD)、压电陶瓷显示器或碳纳米管。注意，使用电致发光元件的显示装置包括电致发光显示器；利用电子发射元件的显示装置包括场致发射显示器 (FED)、SED型平板显示器(SED 表面导电电子发射器显示器)等；利用液晶元件的显示装置包括液晶显示器，透射型液晶显示器，半透射型液晶显示器，反射型液晶显示器等；且利用电子墨水的显示装置包括电子纸张。注意，在本发明中，可以将各种晶体管用作晶体管，而不限于某一种。于是，例如， 可以使用包括由非晶硅或多晶硅代表的非单晶半导体膜的薄膜晶体管(TFT)。因此，这种晶体管可以在低温下形成，可以以低成本形成，可以在大基板以及透光基板上形成，且这种晶体管可以透光。此外，可以使用用半导体基板或SOI基板形成的晶体管，MOS晶体管，结型晶体管，双极晶体管等。因此，可以形成具有很少变化的晶体管，具有高电流供应能力的晶体管和具有小尺寸的晶体管，由此可以利用这种晶体管形成低电耗的电路。此外，可以使用包括诸如aiO、a-h(}aaiO、SiGe或GaAs的化合物半导体的晶体管或通过减薄这种化合物半导体获得的薄膜晶体管。因此，这种晶体管能够在低温下形成，能够在室温下形成，且能够直接在诸如塑料基板或膜基板的低耐热基板上形成。还可以使用通过喷墨方法或印刷方法形成的晶体管等。因此，这种晶体管能够在室温下形成，可以在低真空下形成，或可以利用大基板形成。此外，因为可以不用掩模(中间掩模)形成这种晶体管，因此可以容易地改变晶体管的布局。此外，可以使用包括有机半导体或碳纳米管的晶体管或者其他晶体管。因此， 可以使用能够被弯折的基板形成晶体管。注意，非单晶半导体膜可以包括氢或卤素。此外， 可以使用各种基板形成晶体管。基板的类型不限于某一种。因此，例如，可以将单晶基板、SOI基板、玻璃基板、石英基板、塑料基板、纸基板、玻璃纸基板、石基板、不锈钢基板、包括不锈钢箔的基板等用作基板。此外，可以使用一块基板形成晶体管，然后可以将晶体管转移到另一基板上。通过使用前述基板，可以形成具有优异特性的晶体管或具有低能耗的晶体管， 或者可以形成具有耐用性或高耐热性的装置。晶体管的结构可以是多种模式，而不限于某一结构。例如，可以使用具有两个或更多栅电极的多栅极结构。当使用多栅极结构时，提供了一种多个晶体管串联在一起的结构， 因为提供了一种沟道区域串联在一起的结构。通过使用多栅极结构，可以减小截止电流；可以提高晶体管的耐压以提高可靠性；或者即使在当晶体管工作在饱和区漏极-源极电压波动时，漏极-源极电流也不波动，从而能够获得平坦的特性。此外，可以使用栅电极形成于沟道上方和下方的结构。通过使用栅电极形成于沟道上方和下方的结构，扩大了沟道区，增加了从其流过的电流的量，或者可以容易地形成耗尽层以降低S值。当在沟道上方和下方形成栅电极时，提供了一种多个晶体并联的结构。此外，可以使用栅电极形成于沟道上方的结构，栅电极形成于沟道下方的结构，交错结构或反交错结构；或者可以将沟道区分成多个区域，且被分割的区域可以并联或串联。源电极或漏电极可以与沟道重叠(或其一部分)。 通过使用源电极或漏电极与沟道(或其一部分)重叠的结构，可以防止如下情形，其中，在沟道的一部分中积累了电荷，这将导致不稳定的工作。此外，可以提供LDD区域。通过提供LDD结构，可以减小截止电流；可以提高晶体管的耐压以提高可靠性；或者即使在当晶体管工作在饱和区漏极-源极电压波动时，漏极-源极电流也不波动，从而能够获得平坦的特性。注意，可以将各种晶体管用于本发明中的晶体管，可以利用各种基板形成晶体管。 因此，可以利用玻璃基板、塑料基板、单晶基板、SOI基板或任何其他基板形成所有电路。当利用同一基板形成所有电路时，可以减少零部件的数量以削减成本，或者可以减少电路元件之间的连接数量以提高可靠性。或者，可以使用一块基板形成电路的一部分而使用另一块基板形成电路的另一部分。亦即，不要求使用同一基板形成所有电路。例如，可以用玻璃基板与晶体管一起形成电路的一部分，可以使用单晶基板形成电路的另一部分，从而可以通过COG(玻璃上芯片)将IC芯片连接至玻璃基板。或者，可以通过TAB(带式自动接合) 或印制电路板将IC芯片连接至玻璃基板。当通过这种方式用同一基板形成电路的一部分时，可以减少零部件的数量以削减成本，或者可以减少电路元件之间的连接数量以提高可靠性。此外，通过在另一基板上形成消耗大功率的具有驱动电压的部分或具有高驱动频率的部分，可以防止功耗的增加。还要注意，在本发明中一个像素对应于能够控制其亮度的一个元件。因此，例如， 一个像素对应于一种基本颜色且以一种色彩元件表达亮度。因此，对于具有R(红色)、G (绿色)和B(蓝色)基本颜色的彩色显示装置而言，由R像素、G像素和B像素三种像素形成图像的最小单元。注意，基本颜色不限于三中颜色，可以使用超过三种颜色的基本颜色，或者可以增加除RGB之外的颜色。例如，可以通过增加白色使用RGBW(W表示白色)。此外， 可以使用RGB加黄色、青色、品红、翡翠绿、朱红色等中的一种或多种颜色。此外，可以增加类似于R、G和B中至少一种的颜色。例如，可以使用R、G、B1和B2。虽然Bl和B2都是蓝色，它们具有稍有不同的频率。通过使用这样的基本颜色，可以进行更接近真实物体的显示或者可以降低功耗。或者，作为另一个例子，在利用多个区域控制一个基本颜色的亮度的情况下，一个区域对应于一个像素。因此，例如，对于进行面积灰阶显示的情况而言，在每个基本颜色中提供控制亮度的多个区域，用整个区域表达灰阶。在这种情况下，控制亮度的一个区域对应于一个像素。于是，在这种情况下，一个基本颜色包括多个像素。此外，在这种情况下，根据像素，对显示有贡献的区域可以具有不同的区域尺度。此外，在控制每个基本颜色中的亮度的多个区域中，也就是说，在形成一个基本颜色的多个像素中，提供给多个像素的信号可以稍有变化，从而可以拓宽视角。注意，描述“(用于三种颜色的)一个像素”对应于将R、G和B三个像素看作一个像素的情形。同时，描述“(用于一种颜色的)一个像素” 对应于多个像素被提供于每个基本颜色中且被总地看作一个像素的情形。还要注意，在本发明中，可以以矩阵形式提供(布置)像素。这里，以矩阵形式提供(布置)像素的描述包括在纵向或横向中，沿直线布置像素的情形以及沿锯齿形线布置像素的情形。因此，在利用三种基本颜色(例如RGB)进行全彩色显示的情况下，其中包括以下情形像素设置成条形的情形，以及以所谓δ图案设置三种基本颜色的点的情形。此外，其中还包括这样的情形以Bayer布置提供三种基本颜色的点。注意，基本颜色不限于三种颜色，可以使用超过三种颜色的基本颜色。给出了 RGBW (W表示白色)、RGB加黄色、青色、品红等中的一种或多种，等等作为例子。此外，显示区的尺寸可以在基本颜色的相应点之间有所不同。于是，可以降低功率消耗，或者可以延长发光元件的寿命。注意，晶体管为至少具有栅极、漏极和源极三个端子的元件。晶体管在漏极区和源极区之间具有沟道区，电流可以流过漏极区、沟道区和源极区。这里，由于根据晶体管的结构、运行条件等晶体管的源极和漏极可以变化，因此难以定义哪个是源极或漏极。因此，在本发明中，起到源极和漏极功能的区域可以不被称为源极或漏极。在这种情况下，例如，可以将源极和漏极之一称为第一端子，可以将其另一个称为第二端子。还要注意，晶体管可以是至少具有基极、发射极和集电极三个端子的元件。同样， 在这种情况下，可以类似地将发射极和集电极之一称为第一端子，而将另一个端子称为第二端子。栅极表示栅电极和栅极线路(也称为栅极线、栅极信号线等)的全部或一部分。 栅电极表示与形成沟道区、LDD(轻掺杂漏极)区等重叠的导电膜，其间插置有栅极绝缘膜。 栅极线路表示将每一个像素的栅电极彼此连接的线路，或者用于将栅电极连接到另一线路的线路。不过，有一部分起到栅电极和栅极线路的作用。可以将这种区域称为栅电极或栅极线路。亦即，有的区域中不能清楚区分栅电极和栅极线路。例如，在沟道区与延伸的栅极线路重叠的情况下，重叠区域起到栅极线路和栅电极二者的作用。因此，可以将这种区域称为栅电极或栅极线路。此外，也可以将与栅电极由相同材料形成且连接至栅电极的区域称为栅电极。类似地，也可以将与栅极线路由相同材料形成且连接至栅极线路的区域称为栅极线路。从严格意义上讲，这种区域不与沟道区重叠，或者在有些情形下不具有将栅电极连接到另一栅电极的功能。不过，由于制造条件等原因，有的区域与栅电极或栅极线路由相同的材料形成且连接至栅电极或栅极线路。因此，也可以将这种区域称为栅电极或栅极线路。在多栅极晶体管中，例如，常常利用与栅电极由相同材料形成的导电薄膜将一个晶体管的栅电极连接至另一晶体管的栅电极。由于这种区域是将栅电极连接到另一栅电极的区域，可以将其称为栅极线路，也可以将其称为栅电极，因为可以将多栅极晶体管视为一个晶体管。亦即，可以将与栅电极或栅极线路由相同材料形成且由连接于其上的区域称为栅电极或栅极线路。此外，例如，也可以将连接栅电极和栅极线路的导电膜称为栅电极或栅极线路。注意，栅极端子表示栅电极区域的一部分或电连接到栅电极的区域的一部分。还要注意，源极表示源极区、源电极和源极线路(也称为源极线、源极信号线等) 的全部或一部分。源极区表示含有大量P型杂质(例如硼或镓)或N型杂质(例如磷或砷)的半导体区域。因此，含有少量P型杂质或N型杂质的区域，即LDD (轻掺杂漏极)区域不包括在源极区中。源电极是与由与源极区不同的材料形成且电连接到源极区的导电层的一部分。不过，有将源电极和源极区总称为源电极的情形。源极线路是将每一个像素的源电极彼此连接的线路，或者用于将源电极连接到另一线路的线路。不过，有的部分起到源电极和源极线路二者的功能。可以将这种区域称为源电极或源极线路。亦即，有的区域中不能清楚区分源电极和源极线路。例如，在源极区与延伸的源极线路重叠的情形下，重叠区域起到源极线路和源电极二者的作用。因此，可以将这种区域称为源电极或源极线路。此外，也可以将与源电极由相同材料形成且连接至源电极的区域，或者用于将源电极连接到另一源电极的部分称为源电极。也可以将与源极区重叠的部分称为源电极。类似地，可以将由与源极线路相同的材料形成且连接至源极线路的区域称为去源极线路。从严格意义上讲，这种区域可以不具有将源电极连接到另一源电极的功能。不过，由于制造条件等原因，有的区域与源电极或源极线路由相同的材料形成且连接至源电极或源极线路。 因此，也可以将这种区域称为源电极或源极线路。此外，例如，可以将连接源电极和源极线路的导电膜的一部分称为源电极或源极线路。注意，源极端子表示源极区的一部分、源电极的一部分或电连接到源电极的区域的一部分。还要注意，同样的情形适用于漏极。在本发明中，半导体装置表示具有包括半导体元件(例如晶体管或二极管)的电路的装置。半导体装置还可以包括能够利用半导体特性工作的所有装置。此外，显示装置表示具有显示元件(例如液晶元件或发光元件)的装置。注意，显示装置还可以表示显示屏自身，其中，在与用于驱动像素的外围驱动电路相同的基板上形成包括诸如液晶元件或电致发光元件的显示元件的多个像素。此外，显示装置还可以包括通过焊接或凸块焊接，即玻璃上芯片(COG)在基板上提供的外围驱动电路。此外，显示装置还可以包括贴附于显示屏板的柔性印制电路(FPC)或印刷线路板(PWB)(例如IC、电阻器、 电容器、电感器或晶体管)。显示装置还可以包括诸如偏振板或延迟板的光学片。此外，显示装置可以包括背光单元(导光板，棱镜片，漫射片，反射片或光源(例如LED或冷阴极管))。此外，发光装置表示具有自照明显示元件，具体而言例如电致发光元件或用于FED 的元件的显示装置。液晶显示装置表示具有液晶元件的显示装置。在本发明中，描述对象“形成于”另一对象“上”或“上方”不一定意味着该对象直接接触另一对象。这种描述包括两个对象相互不直接接触的情形，即另一对象插入其间的情形。因此，例如，当描述层B形成于层A上(上方)时，其包括层B与层A直接接触地形成的情形以及另一层(例如层C或层D)与层A直接接触地形成且层B与层C或D直接接触地形成的情形两种情形。类似地，当描述对象形成于另一对象上方时，未必表示该对象与另一对象直接接触，可以在其间插入另一对象。因此，例如，当描述层B形成于层A上方时， 其包括层B与层A直接接触地形成的情形以及另一层(例如层C或层D)与层A直接接触地形成且层B与层C或D直接接触地形成的情形两种情形。类似地，当描述对象形成于另一对象下方或之下时，包括对象相互直接接触的情形以及对象不相互直接接触的情形两种情形。利用本发明，可以提供均使用抑制晶体管特性劣化的驱动方法的触发电路和移位寄存器、均具有这种移位寄存器的半导体装置和显示装置以及具有显示装置的电子装置。例如，在将本发明应用于移位寄存器的情况下，因为在未选择期间向输出端子提供电源电势的晶体管并不总是导通的，所以可以抑制晶体管的特性劣化(例如阈值电压漂移)。因此，能够抑制由于特性劣化造成的移位寄存器的故障。此外，利用本发明，可以提供均具有电路尺寸较小的控制电路的触发电路和移位寄存器、均具有这种移位寄存器的半导体装置和显示装置以及具有显示装置的电子装置。


在附图中
图IA和IB示出了实施模式1
图2A和2B示出了实施模式1
图3A和:3B示出了实施模式1
图4A和4B示出了实施模式1
图5A和5B示出了实施模式2
图6A和6B示出了实施模式2
图7A和7B示出了实施模式2
图8A和8B示出了实施模式2
图9A和9B示出了实施模式3
图IOA和IOB示出了实施模式3
图IlA和IlB示出了实施模式3
图12A和12B示出了实施模式3
图13A和13B示出了实施模式1
图14A和14B示出了实施模式1
图15A和15B示出了实施模式1
图16A和16B示出了实施模式1
图17A和17B示出了实施模式2
图18A和18B示出了实施模式2
图19A 禾P19B示出了实施模式2
图20A和20B示出了实施模式2
图21A和21B示出了实施模式3
图22A和22B示出了实施模式3 ；图23A和2!3B示出了实施模式3 ；
图24A和24B示出了实施模式3 ；图25A和25B示出了实施模式4 ；图26A和26B示出了实施模式4 ；图27示出了实施模式5;图观示出了实施模式5;图四示出了实施模式5;图30示出了实施模式5;图31示出了实施模式5;图32示出了实施模式5;图33示出了实施模式5;图34示出了实施模式5;图35示出了实施模式5;图36示出了实施模式6;图37示出了实施模式6;图38示出了实施模式6;图39示出了实施模式6;图40示出了实施模式6;图4IA和4IB示出了实施模式23 ；图42示出了实施模式23 ；图43A和4!3B示出了实施模式23 ；图44示出了实施模式5;图45示出了实施模式5;图46示出了实施模式5;图47示出了实施模式5;图48示出了实施模式6;图49示出了实施模式6;图50示出了实施模式6;图51示出了实施模式6;图52示出了实施模式6;图53示出了实施模式23 ；图M示出了实施模式23;图55示出了实施模式23 ；图56示出了实施模式7;图57示出了实施模式7;图58示出了实施模式7;图59示出了实施模式7;图60示出了实施模式8;
图61示出了实施模式8;图62示出了实施模式9;图63示出了实施模式9;图64示出了实施模式9;图65示出了实施模式10 ；图66示出了实施模式10 ；图67A和67B示出了实施模式15 ；图68示出了实施模式16 ；图69A和69B示出了实施模式17 ；图70A到70C示出了实施模式18;图71A和71B示出了实施模式19 ；图72A到72C示出了实施模式20 ；图73示出了实施模式21 ；图74A到74D示出了实施模式22 ；图75A和75B示出了实施模式11 ；图76A和76B示出了实施模式12 ；图77A到77C示出了实施模式13;以及图78A和78B示出了实施模式14。
具体实施例方式在下文中，将参考附图通过实施模式描述本发明。不过，可以通过各种不同方式实施本发明，本领域的技术人员将容易理解各种变化和修改都是可能的。除非这种变化和修改背离了本发明的精神和范围，应当将它们视为包含在其中。因此，不应将本发明视为限于实施模式的描述。(实施模式1)在本实施模式中，参考图IA描述本发明的基本原理。图IA示出了基于本发明的基本原理的基本电路。图IA中的基本电路包括晶体管 101、晶体管102、晶体管103和晶体管104。描述图IA中的基本电路的连接关系。晶体管101的栅极连接到线路105，晶体管 101的第一端子连接到线路105，且晶体管101的第二端子连接到晶体管104的栅极。晶体管102的栅极连接到线路107，晶体管102的第一端子连接到线路106且晶体管102的第二端子连接到晶体管104的栅极。晶体管103的栅极连接到线路108，晶体管103的第一端子连接到线路106，且晶体管103的第二端子连接到晶体管104的栅极。晶体管104的第一端子连接到线路106，且晶体管104的第二端子连接到线路109。注意，晶体管101的第二端子、晶体管102的第二端子、晶体管103的第二端子和晶体管104的栅极的节点由Nll表示。此外，晶体管101到104的每个都是N沟道晶体管。因此，由于可以仅使用N沟道晶体管形成图IA中的基本电路，可以将非晶硅用于图IA中的基本电路的半导体层。于是，能够简化制造工艺，从而能够降低制造成本并可以提高成频率。此外，还可以形成诸如大型显示屏板的半导体装置。此外，在将多晶硅或单晶硅用于图IA中的基本电路的半导体层时，还可以简化制造工艺。此外，将电源电势VDD供应给线路105并将电源电势VSS供应给线路106。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号或类似信号供应给线路105和线路106的每个，或者可以向其供应另一个电源电势。此外，将信号供应给线路107和108的每个。注意，供应给线路107和线路108每者的信号为二元信号。当数字信号为H电平信号时，其可以具有与电源电势VDD(在下文中也称为电势VDD或H电平)相同的电势，当数字信号为L电平信号时，其具有与电源电势 VSS (在下文中也称为电势VSS或L电平)相同的电势。注意，可以将电源电势VDD、电源电势VSS或另一电源电势供应给线路107和线路108的每个。或者，可以将模拟信号供应给线路107和线路108的每个。接着，参考图IB描述图IA中所示的基本电路的运行。图IB为图IA所示的基本电路的时间图的例子。图IB中的时间图示出了线路107 的电势、线路108的电势、节点Nll的电势、线路109的电势和晶体管104的导通/截止。通过将整个时段分成时段Tl到T4来描述图IB中的时间图。此外，图2A到分别示出了在时段Tl到T4中图IA中的基本电路的运行。首先，参考图2A描述时段Tl中的运行。在时段Tl中，将L电平信号提供给线路 107并将L电平信号提供给线路108。因此，晶体管102截至且晶体管103截止。此外，由于晶体管101是以二极管方式连接的，节点Nll的电势开始上升。节点 Nll的电势一直上升到晶体管101截止。当节点Nll的电势变成从电源电势VDD减去阈值电压VthlOl获得的值(VDD-VthlOl)时，晶体管101截止。因此，节点Nll的电势变成 VDD-VthlOl。因此，晶体管104导通且线路109的电势变成等于电源电势VSS。接着，参考图2B描述时段T2中的运行。在时段T2中，将H电平信号提供给线路 107并将L电平信号提供给线路108。因此，晶体管102导通且晶体管103截止。此外，节点Nll的电势的由晶体管101和晶体管102的工作点决定。注意，当把晶体管102的比值(W/L) (W表示沟道区的沟道宽度而L表示沟道区的沟道长度)设置为充分高于晶体管101的比值(W/L)时，节点Nll的电势变得稍高于电源电势VSS。因此，晶体管104截止而线路109变成浮置状态。线路109的电势保持等于电源电势VSS，因为线路109在时段Tl中保持在该电势。接着，参考图3A描述时段T3中的运行。在时段T3中，将L电平信号提供给线路 107并将H电平信号提供给线路108。因此，晶体管102截止且晶体管103导通。此外，节点Nll的电势的由晶体管101和晶体管103的工作点决定。注意，当把晶体管103的比值(W/L)设置为充分高于晶体管101的比值(W/L)时，节点Nll的电势变成稍高于电源电势VSS。因此，晶体管104截止而线路109变成浮置状态。线路109的电势保持等于电源电势VSS，因为线路109在时段Tl和T2中保持在该电势。接着，参考图:3B描述时段T4中的运行。在时段T4中，将H电平信号提供给线路 107并将H电平信号提供给线路108。因此，晶体管102导通且晶体管104导通。
此外，由于节点Nll的电势由晶体管101、晶体管102和晶体管103的工作点决定， 因此节点Nll的电势变成稍高于电源电势VSS。因此，晶体管104截止而线路109变成浮置状态。线路109的电势保持等于电源电势VSS，因为线路109在时段Tl到T3中保持在该电势。通过上述运行，图IA中的基本电路在时段Tl中将电源电势VSS提供给线路109， 使得线路109的电势变成等于电源电势VSS。在时段T2到T4，图IA中的基本电路使线路 109进入浮置状态，使得线路109的电势保持等于电源电势VSS。此外，图IA中的基本电路不包括在所有时段Tl到T4中都导通的晶体管。亦即， 图IA中的基本电路不包括一直导通或几乎一直导通的晶体管。因此，图IA中的基本电路能够抑制晶体管的特性劣化以及因特性劣化而造成的阈值电压漂移。此外，由非晶硅形成的晶体管的特性容易劣化。因此，当图IA中的基本电路中包括的晶体管是由非晶硅形成时，不仅能够获得诸如制造成本减少和成品率提高的益处，而且可以解决晶体管特性劣化的问题。这里，描述晶体管101到104的功能。晶体管101具有二极管的功能，其中第一端子和栅极对应于输入端子而第二端子对应于输出端子。晶体管102具有开关的功能，根据线路107的电势选择是否连接线路106和节点mi。晶体管103具有开关的功能，根据线路 108的电势选择是否连接线路106和节点mi。晶体管104具有开关的功能，根据节点Nll 的电势选择是否连接线路106和线路109。注意，晶体管101可以是任何元件，只要其具有电阻成分。例如，如图4A所示，可以用电阻器401代替晶体管101。利用电阻器401，可以将节点Nll的电势设置成在时段Tl 中等于电源电势VDD。此外，在图4B中示出了图4A中的时间图。接着，参考图13A描述图IA中所示的基本电路由P沟道晶体管构成的情形。图13A示出了基于本发明的基本原理的基本电路。图13A中的基本电路包括晶体管1301、晶体管1302、晶体管1303和晶体管1304。描述图13A中的基本电路的连接关系。晶体管1301的栅极连接到线路1306，晶体管1301的第一端子连接到线路1306，晶体管1301的第二端子连接到晶体管1304的栅极。晶体管1302的栅极连接到线路1307，晶体管1302的第一端子连接到线路1305，晶体管 1302的第二端子连接到晶体管1304的栅极。晶体管1303的栅极连接到线路1308，晶体管 1303的第一端子连接到线路1305，晶体管1303的第二端子连接到晶体管1304的栅极。晶体管1304的第一端子连接到线路1305，晶体管1304的第二端子连接到线路1309。注意， 晶体管1301的第二端子、晶体管1302的第二端子、晶体管1303的第二端子和晶体管1304 的栅极的节点由W31表示。此外，晶体管1301到1304的每个都是P沟道晶体管。因此，由于可以仅使用P沟道晶体管形成图13A中的基本电路，因此不需要形成N 沟道晶体管的步骤。于是，在图13A中的基本电路中，能够简化制造工艺，从而能够降低制造成本并能够提高成品率。此外，将电源电势VDD提供给线路1305，且将电源电势VSS提供给线路1306。此外，将信号提供给线路1307和线路1308的每一个。注意，提供给线路1307和线路1308的每一个的信号是二元数字信号。
接着，参考图1 描述图13A中所示的基本电路的运行。图13B为图13A所示的基本电路的时间图的例子。图13B中的时间图示出了线路 1307的电势、线路1308的电势、节点附31的电势、线路1309的电势和晶体管1304的导通
/截止°通过将整个时段分成时段Tl到T4来描述图13B中的时间图。此外，图14A到15B 分别示出了图13A中的基本电路在时段Tl到T4中的运行。首先，参考图14A描述时段Tl中的运行。在时段Tl中，将H电平信号提供给线路 1307并将H电平信号提供给线路1308。因此，晶体管1302截止且晶体管1303截止。此外，由于晶体管1301是以二极管的方式连接的，所以节点W31的电势开始下降。节点m3i的电势一直下降到晶体管1301截止为止。当节点W31的电势变成电源电势VSS和晶体管1301的阈电压Vthl301的阈值电压的绝对值之和(VSS+IVthl301I)时，晶体管1301截止。因此，节点附31的电势变成VSS+IVthl301I。因此，晶体管1304导通且线路1309的电势变成等于电源电势VDD。接着，参考图14B描述时段T2中的运行。在时段T2中，将L电平信号提供给线路 1307并将H电平信号提供给线路1308。因此，晶体管1302导通且晶体管1303截止。此外，节点附31的电势由晶体管1301和晶体管1302的工作点决定。注意，当把晶体管1302的比值(W/L) (W表示沟道区的沟道宽度而L表示沟道区的沟道长度)设置为充分高于晶体管1301的比值(W/L)时，节点W31的电势变得稍低于电源电势VDD。因此，晶体管1304截止而线路1309变成浮置状态。线路1309的电势保持等于电源电势VDD，因为线路1309在时段Tl中保持在该电势。接着，参考图15A描述时段T3中的运行。在时段T3中，将H电平信号提供给线路 1307并将L电平信号提供给线路1308。因此，晶体管1302截止且晶体管1303导通。此外，节点附31的电势由晶体管1301和晶体管1303的工作点决定。注意，当把晶体管1303的比值(W/L)设置为充分高于晶体管1301的比值(W/L)时，节点附31的电势变成稍低于电源电势VDD。因此，晶体管1304截止而线路1309变成浮置状态。线路1309的电势保持等于电源电势VDD，因为线路1309在时段Tl和T2中保持在该电势。接着，参考图15B描述时段T4中的运行。在时段T4中，将L电平信号提供给线路 1307并将L电平信号提供给线路1308。因此，晶体管1302导通且晶体管1304导通。此外，由于节点附31的电势由晶体管1301、晶体管1302和晶体管1303的工作点决定，所以节点W31的电势变成稍低于电源电势VDD。因此，晶体管1304截止而线路1309变成浮置状态。线路1309的电势保持等于电源电势VDD，因为线路1309在时段Tl到T3中保持在该电势。通过上述运行，图13A中的基本电路在时段Tl中将电源电势VDD提供给线路 1309，使得线路1309的电势变成等于电源电势VDD。在时段T2到T4中，图13A中的基本电路使线路1309进入浮置状态，使得线路1309的电势保持等于电源电势VDD。此夕卜，图13A中的基本电路不包括在所有时段Tl到T4中都导通的晶体管。亦即， 图13A中的基本电路不包括一直导通或几乎一直导通的晶体管。因此，图13A中的基本电路能够抑制晶体管的特性劣化以及因特性劣化而造成的阈值电压漂移。
注意，晶体管1301到1304具有类似于晶体管101到104的功能。注意，晶体管1301可以是任何元件，只要其具有电阻成分。例如，如图16A所示， 可以用电阻器1601代替晶体管1301。利用电阻器1601，可以将节点W31的电势设置成在时段Tl中等于电源电势VSS。此外，图16B中示出了图16A中的时间图。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式2)在本实施模式中，参考图5A描述与实施模式1不同的本发明的基本原理。图5A示出了基于本发明的基本原理的基本电路。图5A中的基本电路包括晶体管 501、晶体管502、晶体管503、晶体管504、晶体管505、晶体管506和晶体管507。描述图5A中的基本电路的连接关系。晶体管501的栅极连接到线路508，晶体管 501的第一端子连接到线路508，晶体管501的第二端子连接到晶体管504的栅极。晶体管 502的栅极连接到线路510，晶体管502的第一端子连接到线路509，晶体管502的第二端子连接到晶体管504的栅极。晶体管503的栅极连接到线路511，晶体管503的第一端子连接到线路509，晶体管503的第二端子连接到晶体管504的栅极。注意，晶体管501的第二端子、晶体管502的第二端子、晶体管503的第二端子和晶体管504的栅极的节点由N51 表示。晶体管504的第一端子连接到线路508，晶体管504的第二端子连接到晶体管507的栅极。晶体管505的栅极连接到线路510，晶体管505的第一端子连接到线路509，晶体管 505的第二端子连接到晶体管507的栅极。晶体管506的栅极连接到线路511，晶体管506 的第一端子连接到线路509，晶体管506的第二端子连接到晶体管507的栅极。晶体管507 的第一端子连接到线路509，晶体管507的第二端子连接到线路512。注意，晶体管504的第二端子、晶体管505的第二端子、晶体管506的第二端子和晶体管507的栅极的节点由N52 表不。此外，晶体管501到507的每个都是N沟道晶体管。因此，由于图5A中的基本电路可以仅仅使用N沟道晶体管形成，可以将非晶硅用于图5A中的基本电路的半导体层。于是，能够简化制造工艺，从而能够降低制造成本且能够提高成品率。此外，还能够形成诸如大型显示屏板的半导体装置。此外，当把多晶硅或单晶硅用于图5A中的基本电路的半导体层时，还可以简化制造工艺。此外，将电源电势VDD提供给线路508，将电源电势VSS提供给线路509。注意，电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路508和线路509的每个，或者可以将另一电源电势提供给它们。此外，将信号提供给线路510和线路511的每个。注意，提供给线路510和线路 511的每一个的信号是二元数字信号。当数字信号为H电平信号时，其可以具有与电源电势VDD (在下文中也称为电势VDD或H电平)相同的电势，当数字信号为L电平信号时，其具有与电源电势VSS(在下文中也称为电势VSS或L电平)相同的电势。还要注意，可以将电源电势VDD、电源电势VSS或另一电源电势提供给线路510和线路511的每一个。或者， 可以将模拟信号提供给线路510和线路511的每个。接着，参考图5B描述图5A中所示的基本电路的运行。图5B为图5A所示的基本电路的时间图的例子。图5B中的时间图示出了线路510的电势、线路511的电势、节点N51的电势、节点N52的电势、线路512的电势以及晶体管 507的导通/截止。通过将整个时段分成时段Tl到T4来描述图5B中的时间图。此外，图6A到7B分别示出了图5A中的基本电路在时段Tl到T4中的运行。首先，参考图6A描述时段Tl中的运行。在时段Tl中，将L电平信号提供给线路 510，晶体管502和505截止。此外，将L电平信号提供给线路511，晶体管503和506截止。此外，由于晶体管501是以二极管方式连接的，节点N51的电势开始上升。当节点 N51的电势变成电源电势VDD减去晶体管501的阈值电压Vth501所得的值(vdd-Vth501) 时，晶体管501截止。因此，节点N51变成浮置状态。此时，晶体管504导通且节点N52的电势也升高。因此，由于晶体管504的栅极(节点N51)和第二端子(节点N52)之间的寄生电容，处于浮置状态中的节点N51的电势与节点 N52的电势同时升高。节点N51的电势一直升高到节点N52的电势终止升高为止，节点N51 的电势变成等于或高于电源电势VDD和晶体管504的阈值电压Vth504之和(VDD+Vth504)。 亦即，节点N51的电势一直升高到节点N52的电势变成等于电源电势VDD为止。可以通过执行所谓的引导操作将节点N52的电势设置为等于电源电势VDD。因此，晶体管507导通且线路509的电势变成等于电源电势VSS。这里，通过将节点N52的电势设置为等于电源电势VDD，可以提高晶体管507的栅极和源极之间的电势差。 因此，能够容易地导通晶体管507，且能够在宽范围的工作条件下操作基本电路。接着，参考图6B描述时段T2中的运行。在时段T2中，将H电平信号提供给线路 510，晶体管502和505导通。此外，将L电平信号提供给线路511，晶体管503和506截止。此外，节点N51的电势由晶体管501和晶体管502的工作点决定。注意，当把晶体管502的比值(W/L)设置为充分高于晶体管501的比值(W/L)时，节点N51的电势变成稍高于电源电势VSS。因此，由于晶体管504截止而晶体管505导通，节点N52的电势变成等于电源电势 VSS0因此，晶体管507截止而线路512变成浮置状态。线路512的电势保持等于电源电势 VSS,因为线路512在时段Tl中保持在该电势。接着，参考图7A描述时段T3中的运行。在时段T3中，将L电平信号提供给线路 510，晶体管502和505截止。此外，将H电平信号提供给线路511，晶体管503和506导通。此外，节点N51的电势由晶体管501和晶体管503的工作点决定。注意，当把晶体管503的比值(W/L)设置为充分高于晶体管501的比值(W/L)时，节点N51的电势变成稍高于电源电势VSS。因此，由于晶体管504截止而晶体管506导通，节点N52的电势变成等于电源电势 VSS0因此，晶体管507截止而线路512变成浮置状态。线路512的电势保持等于电源电势 VSS,因为线路512在时段Tl和T2中保持在该电势。接着，参考图7B描述时段T4中的运行。在时段T4中，将H电平信号提供给线路 510，晶体管502和505导通。此外，将H电平信号提供给线路511，晶体管503和506导通。此外，由于节点N51的电势由晶体管501、晶体管502和晶体管503的工作点决定， 所以节点N51的电势变成稍高于电源电势VSS。因此，由于晶体管504截止而晶体管505和506导通，节点N52的电势变成等于电源电势VSS。因此，晶体管507截止而线路512变成浮置状态。线路512的电势保持等于电源电势VSS，因为线路512在时段Tl到T3中保持在该电势。通过上述运行，图5A中的基本电路在时段Tl中将电源电势VSS提供给线路512， 使得线路512的电势变成等于电源电势VSS。在时段T2到T4，图5A中的基本电路使线路 512进入浮置状态，使得线路512的电势保持等于电源电势VSS。注意，可以将图5A中的基本电路的节点N52的电势设置为在时段Tl中等于电源电势VDD。因此，可以在宽范围的工作条件下操作图5A中的基本电路。此外，图5A中的基本电路不包括在所有时段Tl到T4中都导通的晶体管。亦即， 图5A中的基本电路不包括一直导通或几乎一直导通的晶体管。因此，图5A中的基本电路能够抑制晶体管的特性劣化以及因特性劣化而造成的阈值电压漂移。此外，由非晶硅形成的晶体管的特性容易劣化。因此，当图5A中的基本电路中包括的晶体管是由非晶硅形成时，不仅能够获得诸如制造成本减少和成品率提高的益处，而且可以解决晶体管特性劣化的问题。这里，描述了晶体管501到507的功能。晶体管501具有二极管的功能，其中第一端子和栅极对应于输入端子而第二端子对应于输出端子。晶体管502具有开关的功能，根据线路510的电势选择是否连接线路509和节点N51。晶体管503具有开关的功能，根据线路511的电势选择是否连接线路509和节点N51。晶体管504具有开关的功能，根据节点 N51的电势选择是否连接线路508和节点N52。晶体管505具有开关的功能，根据线路510 的电势选择是否连接线路509和节点N52。晶体管506具有开关的功能，根据线路511的电势选择是否连接线路509和节点N52。晶体管507具有开关的功能，根据节点N52的电势选择是否连接线路509和线路512。注意，由晶体管501到506构成了两输入或非电路，其中线路510和511对应于输入端子，节点N52对应于输出端子。注意，如图8A所示，可以在晶体管504的栅极(节点N51)和第二端子(节点N52) 之间提供电容器801。这是因为节点N51的电势和节点N52的电势被引导操作提高，使得基本电路能够容易地通过校验电容器801执行引导操作。还要注意，如图8B所示，不必提供晶体管503。这是因为当把H电平信号提供给线路510时，只需要降低节点N52的电势以使晶体管507截止。接着，参考图17A描述图5A中所示的基本电路由P沟道晶体管构成的情形。图17A示出了基于本发明的基本原理的基本电路。图17A中的基本电路包括晶体管1701、晶体管1702、晶体管1703、晶体管1704、晶体管1705、晶体管1706和晶体管1707。描述图17A中的基本电路的连接关系。晶体管1701的栅极连接到线路1709，晶体管1701的第一端子连接到线路1709，晶体管1701的第二端子连接到晶体管1704的栅极。晶体管1702的栅极连接到线路1710，晶体管1702的第一端子连接到线路1708，晶体管1702的第二端子连接到晶体管1704的栅极。晶体管1703的栅极连接到线路1711，晶体管1703的第一端子连接到线路1708，晶体管1703的第二端子连接到晶体管1704的栅极。 注意，晶体管1701的第二端子、晶体管1702的第二端子、晶体管1703的第二端子和晶体管 1704的栅极的节点由附71表示。晶体管1704的第一端子连接到线路1709，晶体管1704 的第二端子连接到晶体管1707的栅极。晶体管1705的栅极连接到线路1710，晶体管1705的第一端子连接到线路1708，晶体管1705的第二端子连接到晶体管1707的栅极。晶体管 1706的栅极连接到线路1711，晶体管1706的第一端子连接到线路1708，晶体管1706的第二端子连接到晶体管1707的栅极。晶体管1707的第一端子连接到线路1708，晶体管1707 的第二端子连接到线路1712。注意，晶体管1704的第二端子、晶体管1705的第二端子、晶体管1706的第二端子和晶体管1707的栅极的节点由W72表示。此外，晶体管1701到1707的每个都是P沟道晶体管。因此，由于可以仅使用P沟道晶体管形成图17A中的基本电路，因此不需要形成N 沟道晶体管的步骤。于是，在图17A中的基本电路中，能够简化制造工艺，从而能够降低制造成本并能够提高成品率。此外，将电源电势VDD提供给线路1708，将电源电势VSS提供给线路1709。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路1708 和线路1709的每个，或者可以将另一电源电势提供给它们。此外，将信号提供给线路1710和线路1711中的每个。注意，提供给线路1710和线路1711的每一个的信号是二元数字信号。还要注意，可以将电源电势VDD、电源电势VSS 或另一电源电势提供给线路1710和线路1711的每一个。或者，可以将模拟信号提供给线路1710和线路1711的每个。接着，参考图17B描述图17A中所示的基本电路的运行。图17B为图17A所示的基本电路的时间图的例子。图17B中的时间图示出了线路 1710的电势、线路1711的电势、节点m71的电势、节点m72的电势、线路1712的电势和晶体管1707的导通/截止。通过将整个时段分成时段T 1到T4来描述图17B中的时间图。此夕卜，图18A到 19B分别示出了图17A中的基本电路在时段T 1到T4中的运行。首先，参考图18A描述时段Tl中的运行。在时段Tl中，将H电平信号提供给线路 1710，晶体管1702和1705截止。此外，将H电平信号提供给线路1711，晶体管1703和1706截止。此外，由于晶体管1701是以二极管的方式连接的，所以节点W71的电势开始下降。当节点W71的电势变成电源电势VSS和晶体管1701的阈值电压Vthl701的绝对值之和(VSS+|Vthl70l|)时，晶体管1701截止。因此，节点附71变成浮置状态。此时，晶体管1704导通，节点附72的电势也降低。因此，由于晶体管1704的栅极 (节点N171)和第二端子(节点N172)之间的寄生电容，处于浮置状态中的节点W71的电势与节点W72的电势同时降低。节点W71的电势一直降低到节点W72的电势降低终止为止，节点m71的电势变成等于或低于电源电势VSS减去晶体管1704的阈值电压Vthl704 的绝对值所得的值(VSS-|Vthl704|)。亦即，节点m71的电势一直降低到节点m72的电势变成等于电源电势VSS为止。可以通过执行所谓的引导操作将节点m72的电势设置为等于电源电势VSS。因此，晶体管1707导通且线路1712的电势变成等于电源电势VSS。这里，通过将节点m72的电势设置为等于电源电势VSS，可以提高晶体管1707的栅极和源极之间的电势差。因此，能够容易地导通晶体管1707，且能够在宽范围的工作条件下操作基本电路。接着，参考图18B描述时段T2中的运行。在时段T2中，将L电平信号提供给线路1710，晶体管1702和1705导通。此外，将H电平信号提供给线路1711，晶体管1703和1706截止。此外，节点附71的电势由晶体管1701和晶体管1702的工作点决定。注意，当把晶体管1702的比值(W/L)设置为充分高于晶体管1701的比值(W/L)时，节点附71的电势变成稍低于电源电势VDD。因此，由于晶体管1704截止而晶体管1705导通，节点附72的电势变成等于电源电势VDD。因此，晶体管1707截止而线路1712变成浮置状态。线路1712的电势保持等于电源电势VDD，因为线路1712在时段Tl中保持在该电势。接着，参考图19A描述时段T3中的运行。在时段T3中，将H电平信号提供给线路 1710，晶体管1702和1705截止。此外，将L电平信号提供给线路1711，晶体管1703和1706导通。此外，节点附71的电势由晶体管1701和晶体管1703的工作点决定。注意，当把晶体管1703的比值(W/L)设置为充分高于晶体管1701的比值(W/L)时，节点附71的电势变成稍低于电源电势VDD。因此，由于晶体管1704截止而晶体管1706导通，节点附72的电势变成等于电源电势VDD。因此，晶体管1707截止而线路1712变成浮置状态。线路1712的电势保持等于电源电势VDD，因为线路1712在时段Tl和T2中保持在该电势。接着，参考图19B描述时段T4中的运行。在时段T4中，将L电平信号提供给线路 1710，晶体管1702和1705导通。此外，将L电平信号提供给线路1711，晶体管1703和1706导通。此外，由于节点附71的电势由晶体管1701、晶体管1702和晶体管1703的工作点决定，节点W71的电势变成稍低于电源电势VDD。因此，由于晶体管1704截止而晶体管1705和1706导通，节点附72的电势变成等于电源电势VDD。因此，晶体管1707截止而线路1712变成浮置状态。线路1712的电势保持等于电源电势VDD，因为线路1712在时段Tl到T3中保持在该电势。通过上述运行，图17A中的基本电路在时段Tl中将电源电势VDD提供给线路 1712，使得线路1712的电势变成等于电源电势VDD。在时段T2到T4中，图17A中的基本电路使线路1712进入浮置状态，使得线路1712的电势保持等于电源电势VDD。注意，可以将图17A中的基本电路的节点W72的电势设置为在时段T 1中等于电源电势VSS。因此，可以在宽范围的工作条件下操作图17A中的基本电路。此夕卜，图17A中的基本电路不包括在所有时段Tl到T4中都导通的晶体管。亦即， 图17A中的基本电路不包括一直导通或几乎一直导通的晶体管。因此，图17A中的基本电路能够抑制晶体管的特性劣化以及因特性劣化而造成的阈值电压漂移。注意，晶体管1701到1707具有与晶体管501到507类似的功能。注意，由晶体管1701到1706构成了两输入与非电路，其中线路1710和1711对应于输入端子，节点W72对应于输出端子。注意，如图20A所示，可以在晶体管1704的栅极(节点N171)和第二端子(节点 N172)之间提供电容器2001。这是因为节点W71的电势和节点W72的电势被引导操作提高，使得基本电路能够容易地通过校验电容器2001执行引导操作。
还要注意，如图20B所示，不必一定提供晶体管1703。这是因为当将L电平信号提供给线路1710时，只需要提高节点m72的电势以使晶体管1707截止。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式3)在本实施模式中，参考图9A描述与实施模式1和2不同的本发明的基本原理。图9A示出了基于本发明的基本原理的基本电路。图9A中的基本电路包括晶体管 901、晶体管902、晶体管903和晶体管904。描述图9A中的基本电路的连接关系。晶体管901的栅极连接到晶体管904的栅极，晶体管901的第一端子连接到线路906，晶体管901的第二端子连接到晶体管904的栅极。晶体管902的栅极连接到线路907，晶体管902的第一端子连接到线路905，晶体管902 的第二端子连接到晶体管904的栅极。晶体管903的栅极连接到线路908，晶体管903的第一端子连接到线路906，晶体管903的第二端子连接到晶体管904的栅极。晶体管904的第一端子连接到线路906，晶体管904的第二端子连接到线路909。注意，晶体管901的第二端子、晶体管901的栅极、晶体管902的第二端子、晶体管903的第二端子和晶体管904的栅极的节点由N91表示。此外，晶体管901到904的每个都是N沟道晶体管。因此，由于图9A中的基本电路可以仅仅使用N沟道晶体管形成，可以将非晶硅用于图9A中的基本电路的半导体层。于是，能够简化制造工艺，从而能够降低制造成本且能够提高成品率。此外，还能够形成诸如大型显示屏板的半导体装置。此外，当把多晶硅或单晶硅用于图9A中的基本电路的半导体层时，还可以简化制造工艺。 此外，将电源电势VDD提供给线路905，将电源电势VSS提供给线路906。注意，电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路905和线路906的每个，或者可以将另一电源电势提供给它们。此外，可以将信号提供给线路907和线路908的每个。注意，提供给线路907和线路908的每一个的信号是二元数字信号。还要注意，可以将电源电势VDD、电源电势VSS或另一电源电势提供给线路907和线路908的每一个。或者，可以将模拟信号提供给线路907 和线路908的每个。接着，参考图9B描述图9A中所示的基本电路的运行。图9B为图9A所示的基本电路的时间图的例子。图9B中的时间图示出了线路907 的电势、线路908的电势、节点N91的电势、线路909的电势和晶体管904的导通/截止。通过将整个时段分成时段Tl到T4来描述图9B中的时间图。此外，图IOA到IlB 分别示出了图9A中的基本电路在时段Tl到T4中的运行。首先，参考图IOA描述时段Tl中的运行。在时段Tl中，将L电平信号提供给线路 907，将L电平信号提供给线路908。因此，晶体管902截止，晶体管903截止。此外，由于晶体管901是以二极管的方式连接的，所以节点N91的电势开始下降。 节点N91的电势一直下降到晶体管901截止为止。当节点N91的电势变成电源电势VSS和晶体管901的阈值电压Vth901的绝对值之和(VSS+|Vth90l|)时，晶体管901截止。因此， 节点N91的电势变成VSS+|Vth90l|。
因此，晶体管904截止，且线路909的电势保持等于电源电势VSS，因为线路909在时段T2中保持在该电势。注意，接着描述在时段T2中的操作。接着，参考图IOB描述时段T2中的运行。在时段T2中，将H电平信号提供给线路 907并将L电平信号提供给线路908。因此，晶体管902导通，晶体管903截止。此外，节点N91的电势由晶体管901和晶体管902的工作点决定。注意，当把晶体管902的比值(W/L)设置为充分高于晶体管901的比值(W/L)时，节点N91的电势变成稍低于电源电势VDD。因此，晶体管904导通且线路909的电势变成等于电源电势VSS。接着，参考图IlA描述时段T3中的运行。在时段T3中，将L电平信号提供给线路 907并将H电平信号提供给线路908。因此，晶体管902截止，晶体管903导通。因此，节点N91的电势变成等于电源电势VSS，因为晶体管904截止了。因此，晶体管904截止而线路909变成浮置状态。线路909的电势保持等于电源电势VSS，因为线路909在时段Tl和T2中保持在该电势。接着，参考图IlB描述时段T4中的运行。在时段T4中，将H电平信号提供给线路 907并将H电平信号提供给线路908。因此，晶体管902导通，晶体管904导通。此外，由于节点N91的电势由晶体管901、晶体管902和晶体管903的工作点决定， 所以节点N91的电势变成稍高于电源电势VSS。因此，晶体管904截止而线路909变成浮置状态。线路909的电势保持等于电源电势VSS，因为线路909在时段Tl到T3中保持在该电势。通过上述运行，图9A中的基本电路在时段T2中将电源电势VSS提供给线路909， 使得线路909的电势变成等于电源电势VSS。在时段Tl、T3和T4中，图9A中的基本电路使线路909进入浮置状态，使得线路909的电势保持等于电源电势VSS。此外，图9A中的基本电路不包括在所有时段Tl到T4中都导通的晶体管。亦即， 图9A中的基本电路不包括一直导通或几乎一直导通的晶体管。因此，图9A中的基本电路能够抑制晶体管的特性劣化以及因特性劣化而造成的阈值电压漂移。此外，由非晶硅形成的晶体管的特性容易劣化。因此，当图9A中的基本电路中包括的晶体管是由非晶硅形成时，不仅能够获得诸如制造成本减少和成品率提高的益处，而且可以解决晶体管特性劣化的问题。这里，描述晶体管901到904的功能。晶体管901具有二极管的功能，其中第二端子和栅极对应于输入端子，第一端子对应于输出端子。晶体管902具有开关的功能，其根据线路907的电势选择是否连接线路905和节点N91。晶体管903具有开关的功能，其根据线路908的电势选择是否连接线路906和节点N91。晶体管904具有开关的功能，其根据节点 N91的电势选择是否连接线路906和线路909。注意，由晶体管901到904构成了两输入逻辑电路，其中线路907和908对应于输入端子，节点N91对应于输出端子。注意，晶体管901可以是任何元件，只要其具有电阻成分。例如，如图12A所示，可以用电阻器1201取代晶体管901。此外，在图12B中示出了图12A中的时间图。接着，参考图21A描述图9A中所示的基本电路由P沟道晶体管构成的情形。图21A示出了基于本发明的基本原理的基本电路。图21中的基本电路包括晶体管2101、晶体管2102、晶体管2103和晶体管2104。描述图21A中的基本电路的连接关系。晶体管2101的栅极连接到晶体管2104 的栅极，晶体管2101的第一端子连接到线路2105，晶体管2101的第二端子连接到晶体管 2104的栅极。晶体管2102的栅极连接到线路2107，晶体管2102的第一端子连接到线路 2106，晶体管2102的第二端子连接到晶体管2104的栅极。晶体管2103的栅极连接到线路2108，晶体管2103的第一端子连接到线路2105，晶体管2103的第二端子连接到晶体管 2104的栅极。晶体管2104的第一端子连接到线路2105，晶体管2104的第二端子连接到线路2109。注意，晶体管2101的栅极、晶体管2101的第二端子、晶体管2102的第二端子、晶体管2103的第二端子和晶体管2104的栅极的节点由N211表示。此外，晶体管2101到2104的每个都是P沟道晶体管。因此，由于可以仅使用P沟道晶体管形成图21A中的基本电路，因此不需要形成N 沟道晶体管的步骤。于是，在图21A中的基本电路中，能够简化制造工艺，从而能够降低制造成本并能够提高成品率。此外，将电源电势VDD提供给线路2105，将电源电势VSS提供给线路2106。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路2105 和线路2106的每个，或者可以将另一电源电势提供给它们。此外，将信号提供给线路2107和线路2108的每个。注意，提供给线路2107和线路2108的每一个的信号是二元数字信号。还要注意，可以将电源电势VDD、电源电势VSS或另一电源电势提供给线路2107和线路2108的每一个。或者，可以将模拟信号提供给线路 2107和线路2108的每个。接着，参考图21B描述图21A中所示的基本电路的运行。图21B为图21A所示的基本电路的时间图的例子。图21B中的时间图示出了线路 2107的电势、线路2108的电势、节点N211的电势、线路2109的电势和晶体管2104的导通
/截止°通过将整个时段分成时段Tl到T4来描述图21B中的时间图。此外，图22A到2!3B 分别示出了图21A中的基本电路在时段Tl到T4中的运行。首先，参考图22A描述时段Tl中的运行。在时段Tl中，将H电平信号提供给线路 2107，将H电平信号提供给线路2108。因此，晶体管2102截止且晶体管2103截止。此外，由于晶体管2101是以二极管方式连接的，节点N211的电势开始上升。节点 N211的电势一直上升到晶体管2101截止。当节点N211的电势变成电源电势VDD减去晶体管2101的阈值电压Vth2101的绝对值所得的值(vdd-|Vth210l|)时，晶体管2101截止。 因此，节点N211的电势变成VDD-|Vth210l|。因此，晶体管2104截止，线路2109的电势保持稍低于电源电势VDD，因为在时段 T2中线路2109保持在该电势。注意，接着描述在时段T2中的操作。接着，参考图22B描述时段T2中的运行。在时段T2中，将L电平信号提供给线路 2107并将H电平信号提供给线路2108。因此，晶体管2102导通且晶体管2103截止。此外，节点N211的电势由晶体管2101和晶体管2102的工作点决定。注意，当把晶体管2102的比值(W/L)设置为充分高于晶体管2101的比值(W/L)时，节点N211的电势变成稍高于电源电势VSS。
因此，晶体管2104导通且线路2109的电势变成等于电源电势VDD。接着，参考图23A描述时段T3中的运行。在时段T3中，将H电平信号提供给线路 2107并将L电平信号提供给线路2108。因此，晶体管2102截止且晶体管2103导通。因此，节点N211的电势变成等于电源电势VDD，因为晶体管2102是截止的。因此，晶体管2104截止，线路2109变成浮置状态。线路2109的电势保持等于电源电势VSS，因为线路2109在时段Tl和T2中保持在该电势。接着，参考图2 描述时段T4中的运行。在时段T4中，将L电平信号提供给线路 2107，将L电平信号提供给线路2108。因此，晶体管2102导通且晶体管2104导通。此外，由于节点N211的电势由晶体管2101、晶体管2102和晶体管2103的工作点决定，节点N211的电势变成稍低于电源电势VDD。因此，晶体管2104截止而线路2109变成浮置状态。线路2109的电势保持等于电源电势VSS，因为线路2109在时段Tl到T3中保持在该电势。通过上述操作，图21A中的基本电路在时段T2中向线路2109提供电源电势VDD， 使得线路2109的电势变成等于电源电势VDD。在时段Tl、T3和"Γ4中，图21A中的基本电路使线路2109进入浮置状态，使得线路2109的电势保持等于电源电势VDD。此外，图21A中的基本电路不包括在所有时段Tl到T4中都导通的晶体管。亦即， 图21A中的基本电路不包括一直导通或几乎一直导通的晶体管。因此，图21A中的基本电路能够抑制晶体管的特性劣化以及因特性劣化而造成的阈值电压漂移。注意，晶体管2101到2104具有类似于晶体管901到904的功能。注意，由晶体管2101到2104构成了两输入逻辑电路，其中线路2107和2108对应于输入端子，节点N211对应于输出端子。注意，晶体管2101可以是任何元件，只要其具有电阻成分。例如，如图24A所示， 可以使用电阻器MOl以代替晶体管2101。此外，在图MB中示出了图24A中的时间图。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式4)在本实施模式中，参考图25A描述不同于实施模式1到3的本发明的基本原理。图25A示出了基于本发明的基本原理的基本电路。图25A中的基本电路包括电路 2501和电路2502。注意，作为电路2501和电路2502，可以使用如图1A、4A、5A、8A、8B、9A和12A所示的基本电路。因此，线路2503和线路2504对应于图IA中的线路107、图4A中的线路107、 图5A中的线路510、图8A中的线路510、图8B中的线路510、图9A中的线路907和图12A 中的线路907。此外，线路2505对应于图IA中的线路108、图4A中的线路108、图5A中的线路
511、图8A中的线路511、图8B中的线路511、图9A中的线路908和图12A中的线路908。此外，线路2506对应于图IA中的线路109、图4A中的线路109、图5A中的线路
512、图8A中的线路512、图8B中的线路512、图9A中的线路909和图12A中的线路909。因此，由于图25A中的基本电路可以仅仅使用N沟道晶体管形成，可以将非晶硅用于图25A中的基本电路的半导体层。于是，能够简化制造工艺，从而能够降低制造成本且能够提高成品率。此外，还能够形成诸如大型显示屏板的半导体装置。此外，当把多晶硅或单晶硅用于图25A中的基本电路的半导体层时，还可以简化制造工艺。此外，省去了要向其供应电源电势的线路。此外，将信号提供给线路2503、线路2504和线路2505中的每个。注意，提供给线路2503、线路2504和线路2505的每个的信号为二元数字信号。还要注意，可以将电源电势VDD、电源电势VSS或另一电源电势提供给线路2503、 线路2504和线路2505的每一个。或者，可以将模拟信号提供给线路2503、线路2504和线路2505的每个。接着，参考图25B描述图25A中所示的基本电路的运行。注意，图25B示出了将图 1A、4A、5A和8A所示的基本电路用作电路2501和电路2502的情形。图25B为图25A所示的基本电路的时间图的例子。图25B中的时间图示出了线路 2503的电势、线路2504的电势、线路2505的电势，电路2501的输出是处于浮置状态(被描述为OFF)还是处于电源电势VSS (被描述为ON)，电路2502的输出是处于浮置状态(被描述为OFF)还是处于电源电势VSS (被描述为ON)，以及线路2506的电势。通过将整个时段分成时段Tl到T8来描述图25B中的时间图。首先，描述时段Tl中的运行。在时段Tl中，将L电平信号提供给线路2505，将L 电平信号提供给线路2503并将L电平信号提供给线路2504。电路2501和电路2502的每个将电源电势VSS提供给线路2506。因此，线路2506的电势变成等于电源电势VSS。接着，描述时段T2中的运行。在时段T2中，将L电平信号提供给线路2505，将H 电平信号提供给线路2503并将L电平信号提供给线路2504。电路2501不向线路2506提供电势，电路2502将电源电势VSS提供给线路2506。因此，线路2506的电势变成等于电源电势VSS。接着，描述时段T3中的运行。在时段T3中，将L电平信号提供给线路2505，将L 电平信号提供给线路2503并将H电平信号提供给线路2504。电路2501将电源电势VSS提供给线路2506，电路2502不向线路2506提供电势。因此，线路2506的电势变成等于电源电势VSS。接着，描述时段T4中的运行。在时段T4中，将L电平信号提供给线路2505，将H 电平信号提供给线路2503并将H电平信号提供给线路2504。电路2501和电路2502的每个不向线路2506提供电势。因此，线路2506的电势保持等于电源电势VSS，因为线路2506 在时段T3中保持在该电势。接着，描述时段T5中的运行。在时段T5中，将H电平信号提供给线路2505，将L 电平信号提供给线路2503并将L电平信号提供给线路2504。电路2501和电路2502的每个不向线路2506提供电势。因此，线路2506的电势保持等于电源电势VSS，因为线路2506 在时段T3中保持在该电势。接着，描述时段T6中的运行。在时段T6中，将H电平信号提供给线路2505，将H 电平信号提供给线路2503并将L电平信号提供给线路2504。电路2501和电路2502的每个不向线路2506提供电势。因此，线路2506的电势保持等于电源电势VSS，因为线路2506 在时段T3中保持在该电势。接着，描述时段T7中的运行。在时段T7中，将H电平信号提供给线路2505，将L电平信号提供给线路2503并将H电平信号提供给线路2504。电路2501和电路2502的每个不向线路2506提供电势。因此，线路2506的电势保持等于电源电势VSS，因为线路2506 在时段T3中保持在该电势。接着，描述时段T8中的运行。在时段T8中，将H电平信号提供给线路2505，将H 电平信号提供给线路2503并将H电平信号提供给线路2504。电路2501和电路2502的每个不向线路2506提供电势。因此，线路2506的电势保持等于电源电势VSS，因为线路2506 在时段T3中保持在该电势。通过上述操作，电路2501和电路2502的每个在时段Tl中向线路2506提供电源电势VSS，使得线路2506的电势变成等于电源电势VSS。在时段T2中，电路2502向线路 2506提供电源电势VSS，使得线路2506的电势变成等于电源电势VSS。在时段T3中，电路 2501向线路2506提供电源电势VSS，使得线路2506的电势变成等于电源电势VSS。在时段 T4到T8中，使线路2506进入浮置状态，使得线路2506的电势保持等于电源电势VSS。此夕卜，图25A中的基本电路不包括在所有时段Tl到T8中都导通的晶体管。亦即， 图25A中的基本电路不包括一直导通或几乎一直导通的晶体管。因此，图25A中的基本电路能够抑制晶体管的特性劣化以及因特性劣化而造成的阈值电压漂移。此外，由非晶硅形成的晶体管的特性容易劣化。因此，当图25A中的基本电路中包括的晶体管是由非晶硅形成时，不仅能够获得诸如制造成本减少和成品率提高的益处，而且可以解决晶体管特性劣化的问题。接着，参考图^A描述图25A中所示的基本电路由P沟道晶体管构成的情形。图26A示出了基于本发明的基本原理的基本电路。图26A中的基本电路包括电路 2601和电路2602。注意，作为电路2601和电路2602，可以使用图13A、16A、17A、20A、20B、21A和24A
中所示的基本电路。因此，线路沈03和线路沈04对应于图13A中的线路1307、图16A中的线路1307、 图17A中的线路1710、图20A中的线路1710、图20B中的线路1710、图21A中的线路2108 和图24A中的线路2108。此外，线路沈05对应于图13A中的线路1308、图16A中的线路1308、图17A中的线路1711、图20A中的线路1711、图20B中的线路1711、图21A中的线路2107和图24A中的线路2107。此外，线路沈06对应于图13A中的线路1309、图16A中的线路1309、图17A中的线路1712、图20A中的线路1712、图20B中的线路1712、图21A中的线路2109和图24A中的线路2109。因此，由于可以仅使用P沟道晶体管形成图26k中的基本电路，因此不需要形成N 沟道晶体管的步骤。于是，在图2队中的基本电路中，能够简化制造工艺，从而能够降低制造成本并能够提高成品率。此外，省去了要向其供应电源电势的线路。此外，将信号提供给线路沈03、线路沈04和线路沈05的每个。注意，提供给线路沈03、线路沈04和线路沈05的每个的信号为二元数字信号。还要注意，可以将电源电势VDD、电源电势VSS或另一电源电势提供给线路2603、线路沈04和线路沈05的每一个。或者，可以将模拟信号提供给线路沈03、线路沈04和线路沈05的每个。接着，参考图26B描述图^A中所示的基本电路的运行。注意，图26B示出了将图 16A、17A、20A和20B中所示的基本电路用作电路沈01和电路沈02的情形。图26B为图26A所示的基本电路的时间图的例子。图^B中的时间图示出了线路 2603的电势、线路沈04的电势、线路沈05的电势，电路沈01的输出是处于浮置状态(被描述为OFF)还是处于电源电势VSS (被描述为ON)，电路沈02的输出是处于浮置状态(被描述为OFF)还是处于电源电势VSS (被描述为ON)，以及线路沈06的电势。通过将整个时段分成时段Tl到T8描述图^B中的时间图。首先，描述时段Tl中的运行。在时段Tl中，将H电平信号提供给线路沈05，将H 电平信号提供给线路2603并将H电平信号提供给线路沈04。电路沈01和电路沈02的每个向线路沈06提供电源电势VDD。因此，线路沈06的电势变成等于电源电势VDD。接着，描述时段T2中的运行。在时段T2中，将H电平信号提供给线路沈05，将L 电平信号提供给线路2603并将H电平信号提供给线路沈04。电路沈01不向线路沈06提供电势，电路2602向线路沈06提供电源电势VDD。因此，线路沈06的电势变成等于电源电势 VDD。接着，描述时段T3中的运行。在时段T3中，将H电平信号提供给线路沈05，将H 电平信号提供给线路2603并将L电平信号提供给线路沈04。电路沈01向线路沈06提供电源电势VDD，电路沈02不向线路沈06提供电势。因此，线路沈06的电势变成等于电源电势 VDD。接着，描述时段T4中的运行。在时段T4中，将H电平信号提供给线路沈05，将L电平信号提供给线路2603并将L电平信号提供给线路沈04。电路沈01和电路沈02的每个都不向线路2606提供电势。因此，线路沈06的电势保持等于电源电势VDD，因为线路沈06 在时段T3中保持在该电势。接着，描述时段T5中的运行。在时段T5中，将L电平信号提供给线路沈05，将H电平信号提供给线路2603并将H电平信号提供给线路沈04。电路沈01和电路沈02的每个都不向线路2606提供电势。因此，线路沈06的电势保持等于电源电势VDD，因为线路沈06 在时段T3中保持在该电势。接着，描述时段T6中的运行。在时段T6中，将L电平信号提供给线路沈05，将L电平信号提供给线路2603并将H电平信号提供给线路沈04。电路沈01和电路沈02的每个都不向线路2606提供电势。因此，线路沈06的电势保持等于电源电势VDD，因为线路沈06 在时段T3中保持在该电势。接着，描述时段T7中的运行。在时段T7中，将L电平信号提供给线路沈05，将H电平信号提供给线路2603并将L电平信号提供给线路沈04。电路沈01和电路沈02的每个都不向线路2606提供电势。因此，线路沈06的电势保持等于电源电势VDD，因为线路沈06 在时段T3中保持在该电势。接着，描述时段T8中的运行。在时段T8中，将L电平信号提供给线路沈05，将L电平信号提供给线路2603并将L电平信号提供给线路沈04。电路沈01和电路沈02的每个都不向线路2606提供电势。因此，线路沈06的电势保持等于电源电势VDD，因为线路沈06在时段T3中保持在该电势。通过上述操作，电路沈01和电路沈02的每个在时段Tl中向线路沈06提供电源电势VDD，使得线路沈06的电势变成等于电源电势VDD。在时段T2中，电路沈02向线路 2606提供电源电势VDD，使得线路沈06的电势变成等于电源电势VDD。在时段T3中，电路 2601向线路沈06提供电源电势VDD，使得线路沈06的电势变成等于电源电势VDD。在时段 T4到T8中，使线路沈06进入浮置状态，使得线路沈06的电势保持等于电源电势VDD。此外，图26A中的基本电路不包括在所有时段Tl到T8中都导通的晶体管。亦即， 图2认中的基本电路不包括一直导通或几乎一直导通的晶体管。因此，图2认中的基本电路能够抑制晶体管的特性劣化以及因特性劣化而造成的阈值电压漂移。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式5)在本实施模式中，参考图27描述将实施模式1中所述的基本电路用于触发电路的情形。图27为将实施模式1中所述的图IA中的基本电路用于其的触发电路的例子。图 27中的触发电路包括晶体管2701、晶体管2702、晶体管2703、晶体管2704、晶体管2705、晶体管2706、晶体管2707和晶体管2708。注意，晶体管2705对应于图IA中的晶体管101 ；晶体管2707对应于图IA中的晶体管103，晶体管2706对应于图IA中的晶体管102。此外，晶体管2703和晶体管2704对应于图IA中的晶体管104。描述图27中的触发电路的连接关系。注意，晶体管2701的第二端子、晶体管2708 的第二端子、晶体管2706的栅极、晶体管2704的第二端子和晶体管2702的栅极的节点由 N271表示。此外，晶体管2705的第二端子、晶体管2706的第二端子、晶体管2707的第二端子、晶体管2703的栅极和晶体管2704的栅极的节点由N272表示。晶体管2701的栅极连接到线路2712，晶体管2701的第一端子连接到线路2709， 晶体管2701的第二端子连接到节点N271。晶体管2708的栅极连接到线路2713，晶体管 2708的第一端子连接到线路2710，晶体管2708的第二端子连接到节点N271。晶体管2705 的栅极连接到线路2709，晶体管2705的第一端子连接到线路2709，晶体管2705的第二端子连接到节点N272。晶体管2706的栅极连接到节点N271，晶体管2706的第一端子连接到线路2710，晶体管2706的第二端子连接到节点N272。晶体管2707的栅极连接到线路2711， 晶体管2707的第一端子连接到线路2710，晶体管2707的第二端子连接到节点N272。晶体管2704的栅极连接到N272，晶体管2704的第一端子连接到线路2710，晶体管2704的第二端子连接到节点N271。晶体管2703的栅极连接到N272，晶体管2703的第一端子连接到线路2710，晶体管2703的第二端子连接到线路2714。晶体管2702的栅极连接到N271，晶体管2702的第一端子连接到线路2711，晶体管2702的第二端子连接到线路2714。此外，晶体管2701到2708的每个都是N沟道晶体管。因此，因为可以仅使用N沟道晶体管形成图27中的触发电路，可以将非晶硅用于图27中的触发电路的半导体层。于是，能够简化制造工艺，从而能够降低制造成本且能够提高成品率。此外，还能够形成诸如大型显示屏板的半导体装置。此外，当将多晶硅或单晶硅用于图27中的触发电路的半导体层时，还可以简化制造工艺。此外，将电源电势VDD提供给线路2709，将电源电势VSS提供给线路2710。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路2709 和线路2710的每个，或者可以将另一电源电势提供给它们。此外，将信号提供给线路2711、线路2712和线路2713的每个。注意，提供给线路 2711、线路2712和线路2713的每个的信号为二元数字信号。还要注意，可以将电源电势 VDD,电源电势VSS或另一电源电势提供给线路2711、线路2712和线路2713的每一个。或者，可以将模拟信号提供给线路2711、线路2712和线路2713的每个。接着，参考图观描述图27中所示的触发电路的运行。 图观为图27所示的触发电路的时间图的例子。图观中的时间图示出了线路2711 的电势、线路2712的电势、节点N271的电势、节点N272的电势、线路2714的电势、晶体管 2703和晶体管2704的导通/截止关系和线路2713的的电势。通过将整个时段分成时段Tl到T4来描述图28中的时间图。此外，通过将整个时段分成时段T3a和时段Bb描述时段T3。此外，图四到33分别示出了图27中的触发电路在时段Tl、T2、T3b、T4和T3a中的运行。注意，在除了时段Tl、T2和Bb之外的时段中依次重复时段T3a和时段T4。首先，参考图四描述时段Tl中的运行。在时段Tl中，将L电平信号提供给线路 2711，将H电平信号提供给线路2712并将L电平信号提供给线路2713。因此，晶体管2701导通，而晶体管2708和晶体管2707截止。此时，通过晶体管 2701将电源电势VDD提供给节点N271，使得节点N271的电势升高。此外，晶体管2706被节点N271的电势的升高导通，使得节点N272的电势降低。此外，晶体管2703和晶体管2704 被节点N272的电势的降低截止。这里，节点N271的电势一直上升到晶体管2701截止为止。当节点N271的电势变成电源电势VDD减去晶体管2701的阈值电压Vth2701所得的值(vdd-Vth2701)时，晶体管 2701截止。因此，节点N271的电势变成VDD-Vth2701。此外，节点N271变成浮置状态。因此，晶体管2702导通。此外，由于线路2711的L电平信号被提供给线路2714， 线路2714的电势变成等于电源电势VSS。接着，参考图30描述时段T2中的运行。在时段T2中，将H电平信号提供给线路 2711，将L电平信号提供给线路2712并将L电平信号提供给线路2713。因此，晶体管2701截止，晶体管2708保持截止，而晶体管2707导通。此时，节点 N271处于浮置状态，节点N271的电势保持在VDD_Vth2701。此外，节点N272的电势保持在 L电平，因为晶体管2706和晶体管2707是导通的。于是，由于节点N272处于L电平，晶体管2703和晶体管2704保持截止。这里，节点N271处于浮置状态并保持在H电平。此外，由于节点N271保持在H 电平，晶体管2702保持导通。此外，由于线路2711的H电平信号被提供给线路2714，线路 2714的电势升高。因此，由于通过引导操作节点N271的电势变成等于或高于电源电势VDD 和晶体管2702的阈值电压Vth2702之和(VDD+Vth2702)，因此线路2714的电势变成等于电源电势VDD。接着，参考图31描述时段T3b中的运行。在时段T3b中，将L电平信号提供给线路2711，将L电平信号提供给线路2712并将H电平信号提供给线路2713。因此，晶体管2701保持截止，晶体管2708导通，而晶体管2707截止。此时，通过晶体管2708将电源电势VSS提供给节点N271，使得节点N271的电势降低。此外，晶体管 2706被节点N271的电势的降低截止，使得节点N272的电势升高。此外，晶体管2703和晶体管2704被节点N272的电势的升高导通。此外，晶体管2702被节点N271的电势的降低截止。因此，由于通过晶体管2703 将电源电势VSS提供给线路2714，线路2714的电势变成等于电源电势VSS。接着，参考图32描述时段T4中的运行。在时段T4中，将H电平信号提供给线路 2711，将L电平信号提供给线路2712，并将L电平信号提供给线路2713。因此，晶体管2701保持截止，晶体管2708截止，而晶体管2707导通。此时，节点 N271变成浮置状态，且节点N271的电势保持在电源电势VSS。于是，晶体管2706和晶体管 2702截止。此外，节点N272的电势变成L电平，因为通过晶体管2707向其提供了电源电势 VSS0因此，晶体管2703和晶体管2704截止。因此，线路2714变成浮置状态，且线路2714的电势保持等于电源电势VSS。接着，参考图33描述时段T3a中的运行。在时段T3a中，将L电平信号提供给线路2711，将L电平信号提供给线路2712并将L电平信号提供给线路2713。因此，晶体管2701和晶体管2708保持截止，而晶体管2707截止。此时，由于晶体管2707截止，节点N272的电势升高。于是，晶体管2703和晶体管2704导通。此外，通过晶体管2704将电源电势VSS提供给节点N271，使得节点N271的电势变成等于电源电势VSS。 因此，晶体管2702和晶体管2706保持截止。此外，由于通过晶体管2703将电源电势VSS提供给线路2714，线路2714的电势保持等于电源电势VSS。通过上述操作，在时段Tl中图27中的触发电路将处于H电平的节点N271保持在浮置状态中。在时段T2中，图27中的触发电路通过引导操作将节点N271的电势设定为等于或高于VDD+Vth2702，从而能够将线路2714的电势设定为等于电源电势VDD。此外，在时段T3a中，图27中的触发电路导通晶体管2703和晶体管2704，并将电源电势VSS提供给线路2714和节点N271。在时段T4中，图27中的触发电路截止晶体管 2703和晶体管2704。因此，由于图27中的触发电路依次导通晶体管2703和晶体管2704， 其能够抑制晶体管2703和晶体管2704的特性劣化，从而能够将节点N271和线路2714每者的电势稳定地保持在等于电源电势VSS。此外，图27中的触发电路不包括在所有的时段Tl到T4中都导通的晶体管。亦即， 图27中的触发电路不包括总是或几乎总是导通的晶体管。因此，图27中的触发电路能够抑制晶体管的特性劣化和由于特性劣化导致的阈值电压漂移。此外，由非晶硅形成的晶体管的特性容易劣化。因此，当图27中的触发电路中包括的晶体管是由非晶硅形成时，不仅能够获得诸如制造成本减少和成品率提高的益处，而且可以解决晶体管特性劣化的问题。这里，描述晶体管2701到2708的功能。晶体管2701具有开关的功能，其根据线路2712的电势选择是否连接线路2709和节点N271。晶体管2702具有开关的功能，其根据节点N271的电势选择是否连接线路2711和线路2714。晶体管2703具有开关的功能，其根据节点N272的电势选择是否连接线路2710和线路2714。晶体管2704具有开关的功能，其根据节点N272的电势选择是否连接线路2710和节点N271。晶体管2705具有二极管的功能，其中第一端子和栅极对应于输入端子，第二端子对应于输出端子。晶体管2706具有开关的功能，其根据节点N271的电势选择是否连接线路2710和节点N272。晶体管2707具有开关的功能，其根据线路2711的电势选择是否连接线路2710和节点N272。晶体管2708 具有开关的功能，其根据线路2713的电势选择是否连接线路2710和节点N271。注意，由晶体管2705、晶体管2706和晶体管2707构成了两输入或非电路，其中节点N271和线路2711对应于输入端子，节点N272对应于输出端子。注意，晶体管2705可以是任何元件，只要其具有电阻成分。例如，如图34所示，可以用电阻器3401代替晶体管2705。利用电阻器3401，能够将节点N272的电势设定为等于电源电势VDD。注意，如图35所示，可以在晶体管2702的栅极(节点N271)和第二端子(线路 2714)之间提供电容器3501。这是因为在时段T2中通过引导操作升高了节点N271的电势和线路2714的电势，使得触发电路能够容易地通过校验电容器3501而执行引导操作。注意，只需要晶体管2701在时段Tl中使节点N271进入浮置状态以便节点N271 的电势变成H电平。因此，即使在晶体管2701的第一端子连接到线路2712时，晶体管2701 也能够使节点N271进入浮置状态，以便节点N271的电势变成H电平。接着，参考图44描述图27中所示的触发电路由P沟道晶体管构成的情形。图44为将实施模式1中所述的图13A中的基本电路用于其的触发电路的例子。图 44中的触发电路包括晶体管4401、晶体管4402、晶体管4403、晶体管4404、晶体管4405、晶体管4406、晶体管4407和晶体管4408。注意，晶体管4405对应于图13A中的晶体管1301，晶体管4407对应于图13A中的晶体管1302，晶体管4406对应于图13A中的晶体管1303。此外，晶体管4403和晶体管 4404对应于图13A中的晶体管1304。描述图44中的触发电路的连接关系。注意，晶体管4401的第二端子、晶体管4408 的第二端子、晶体管4406的栅极、晶体管4404的第二端子和晶体管4402的栅极的节点由 N441表示。此外，晶体管4405的第二端子、晶体管4406的第二端子、晶体管4407的第二端子、晶体管4403的栅极和晶体管4404的栅极的节点由N442表示。晶体管4401的栅极连接到线路4412，晶体管4401的第一端子连接到线路4409， 晶体管4401的第二端子连接到节点N441。晶体管4408的栅极连接到线路4413，晶体管 4408的第一端子连接到线路4410，晶体管4408的第二端子连接到节点N441。晶体管4405 的栅极连接到线路4409，晶体管4405的第一端子连接到线路4409，晶体管4405的第二端子连接到节点N442。晶体管4406的栅极连接到节点N441，晶体管4406的第一端子连接到线路4410，晶体管4406的第二端子连接到节点N442。晶体管4407的栅极连接到线路4411， 晶体管4407的第一端子连接到线路4410，晶体管4407的第二端子连接到节点N442。晶体管4404的栅极连接到节点N442，晶体管4404的第一端子连接到线路4410，晶体管4404 的第二端子连接到节点N441。晶体管4403的栅极连接到节点N442，晶体管4403的第一端子连接到线路4410，晶体管4403的第二端子连接到线路4414。晶体管4402的栅极连接到节点N441，晶体管4402的第一端子连接到线路4411，晶体管4402的第二端子连接到线路4414。此外，晶体管4401到4408的每个都是P沟道晶体管。因此，由于可以仅使用P沟道晶体管形成图44中的触发电路，因此不需要形成N 沟道晶体管的步骤。于是，在图44中的触发电路中，可以简化制造工艺，从而能够降低制造成本并能够提高成品率。此外，将电源电势VDD提供给线路4410，将电源电势VSS提供给线路4409。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路4409 和线路4410的每个，或者可以将另一电源电势提供给它们。此外，将信号提供给线路4411、线路4412和线路4413的每个。注意，提供给线路 4411、线路4412和线路4413的每个的信号为二元数字信号。还要注意，可以将电源电势 VDD,电源电势VSS或另一电源电势提供给线路4411、线路4412和线路4413的每一个。或者，可以将模拟信号提供给线路4411、线路4412和线路4413的每个。接着，参考图45描述图44中所示的触发电路的运行。图45为图44所示的触发电路的时间图的例子。图45中的时间图示出了线路4411 的电势、线路4412的电势、节点N441的电势、节点N442的电势、线路4414的电势、晶体管 4403和晶体管4404的导通/截止关系和线路4413的电势。通过将整个时段分成时段Tl到T4来描述图44中的时间图。此外，通过将整个时段分成时段T3a和时段Bb描述时段T3。注意，在除了时段Tl、T2和Bb之外的时段中依次重复时段T3a和时段T4。首先，描述时段Tl中的运行。在时段Tl中，将H电平信号提供给线路4411，将L 电平信号提供给线路4412并将H电平信号提供给线路4413。因此，晶体管4401导通，晶体管4408和晶体管4407截止。此时，通过晶体管4401 将电源电势VSS提供给节点N441，使得节点N441的电势降低。此外，晶体管4406被节点 N441的电势的降低导通，使得节点N442的电势升高。此外，晶体管4403和晶体管4404被节点N442的电势的升高截止。这里，节点N441的电势一直下降到晶体管4401截止为止。当节点N441的电势变成电源电势VSS和晶体管4401的阈值电压Vth4401的绝对值之和(VSS+1 Vth44011)时，晶体管4401截止。因此，节点N441的电势变成VSS+|Vth440l|。此外，节点N441变成浮置状态。因此，晶体管4402导通。此外，由于线路4411的H电平信号被提供给线路4414， 线路4414的电势变成等于电源电势VDD。接着，描述时段T2中的运行。在时段T2中，将L电平信号提供给线路4411，将H 电平信号提供给线路4412并将H电平信号提供给线路4413。因此，晶体管4401截止，晶体管4408保持截止且晶体管4407导通。此时，节点 N441处于浮置状态，节点N441的电势保持在VSS+1 Vth44011。此外，节点N442的电势保持在H电平，因为晶体管4406和晶体管4407是导通的。于是，由于节点N442处于H电平，晶体管4403和晶体管4404保持截止。这里，节点N441处于浮置状态并保持在L电平。此外，由于节点N441保持在L 电平，晶体管4402保持导通。此外，由于线路4411的L电平信号被提供给线路4414，线路4414的电势降低。因此，节点N441的电势通过引导操作变成等于或低于电源电势VSS减去晶体管4402的阈值电压Vth4402的绝对值所得的值(VSS-1 Vth4402 |)，使得线路4414的电势变成等于电源电势VSS。接着，描述时段T3b中的运行。在时段T3b中，将H电平信号提供给线路4411，将 H电平信号提供给线路4412并将L电平信号提供给线路4413。因此，晶体管4401保持截止，晶体管4408导通且晶体管4407截止。此时，通过晶体管4408将电源电势VDD提供给节点N441，使得节点N441的电势升高。此外，晶体管4406 被节点N441的电势的升高截止，使得节点N442的电势降低。此外，晶体管4403和晶体管 4404被节点N442的电势的降低导通。此外，晶体管4402被节点N441的电势的升高截止。因此，由于通过晶体管4403 将电源电势VDD提供给线路4414，线路4414的电势变成等于电源电势VDD。接着，描述时段T4中的运行。在时段T4中，将L电平信号提供给线路4411，将H 电平信号提供给线路4412并将H电平信号提供给线路4413。因此，晶体管4401保持截止，晶体管4408截止且晶体管4407导通。此时，节点 N441变成浮置状态，且节点N441的电势保持在电源电势VDD。于是，晶体管4406和晶体管 4402截止。此外，节点N442的电势变成H电平，因为通过晶体管4407将电源电势VDD提供给其。因此，晶体管4403和晶体管4404截止。因此，线路4414变成浮置状态，且线路4414的电势保持等于电源电势VDD。接着，描述时段T3a中的运行。在时段T3a中，将H电平信号提供给线路4411，将 H电平信号提供给线路4412并将H电平信号提供给线路4413。因此，晶体管4401和晶体管4408保持截止，晶体管4407截止。此时，由于晶体管 4407截止，节点N442的电势降低。于是，晶体管4403和晶体管4404导通。此外，通过晶体管4404将电源电势VDD提供给节点N441，使得节点N441的电势变成等于电源电势VDD。 因此，晶体管4402和晶体管4406保持截止。此外，由于通过晶体管4403将电源电势VDD提供给线路4414，线路4414的电势保持等于电源电势VDD。通过上述操作，在时段Tl中图44中的触发电路将处于H电平的节点N441保持在浮置状态中。在时段T2中，图44中的触发电路通过引导操作将节点N441的电势设定为等于或低于VSS-|Vth4402|，从而能够将线路4414的电势设定为等于电源电势VSS。此外，在时段T3a中，图44中的触发电路导通晶体管4403和晶体管4404，并将电源电势VDD提供给线路4414和节点N441。在时段T4中，图44中的触发电路截止晶体管 4403和晶体管4404。因此，由于图44中的触发电路依次导通晶体管4403和晶体管4404， 其能够抑制晶体管4403和晶体管4404的特性劣化，从而能够将节点N441和线路4414每者的电势稳定地保持在等于电源电势VDD。此外，图44中的触发电路不包括在所有的时段Tl到T4中都导通的晶体管。亦即， 图44中的触发电路不包括总是或几乎总是导通的晶体管。因此，图44中的触发电路能够抑制晶体管的特性劣化和由于特性劣化导致的阈值电压漂移。注意，晶体管4401到4408具有类似于晶体管2701到2708的功能。注意，由晶体管4405到4407构成了两输入与非电路，其中节点N441和线路4411对应于输入端子，节点N442对应于输出端子。注意，晶体管4405可以是任何元件，只要其具有电阻成分。例如，如图46所示，可以用电阻器4601代替晶体管4405。利用电阻器4601，能够将节点N442的电势设定为等于电源电势VSS。注意，如图47所示，可以在晶体管4402的栅极(节点N441)和第二端子(线路 4414)之间提供电容器4701。这是因为在时段T2中通过引导操作升高了节点N441的电势和线路4414的电势，使得触发电路能够容易地通过校验电容器4701而执行引导操作。注意，只需要晶体管4401在时段Tl中使节点N441进入浮置状态以便节点N441 的电势变成L电平。因此，即使在晶体管4401的第一端子连接到线路4412时，晶体管4401 也能够使节点N441进入浮置状态，以便节点N441的电势变成L电平。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式6)在本实施模式中，参考图36描述将实施模式2中所述的基本电路用于触发电路的情形。图36为将实施模式2中所述的图5A中的基本电路用于其的触发电路的例子。图 36中的触发电路包括晶体管3600、晶体管3601、晶体管3602、晶体管3603、晶体管3604、晶体管3605、晶体管3606、晶体管3607和晶体管3608、晶体管3609和晶体管3610。注意，晶体管3605对应于图5A中的晶体管501，晶体管3607对应于图5A中的晶体管502，晶体管3606对应于图5A中的晶体管503，晶体管3608对应于图5A中的晶体管 504，晶体管3610对应于图5A中的晶体管505，晶体管3609对应于图5A中的晶体管506。 此外，晶体管3603和晶体管3604对应于图5A中的晶体管507。描述图36中的触发电路的连接关系。注意，晶体管3601的第二端子、晶体管3600 的第二端子、晶体管3606的栅极、晶体管3604的第二端子和晶体管3602的栅极的节点由 N361表示。此外，晶体管3605的第二端子、晶体管3606的第二端子、晶体管3607的第二端子和晶体管3608的栅极的节点由N362表示。此外，晶体管3609的第二端子、晶体管3608 的第二端子、晶体管3610的第二端子、晶体管3603的栅极和晶体管3604的栅极的节点由 N363表示。晶体管3601的栅极连接到线路3614，晶体管3601的第一端子连接到线路3611， 晶体管3601的第二端子连接到节点N361。晶体管3600的栅极连接到线路3615，晶体管 3600的第一端子连接到线路3612，晶体管3600的第二端子连接到节点N361。晶体管3606 的栅极连接到节点N361，晶体管3606的第一端子连接到线路3612，晶体管3606的第二端子连接到节点N362。晶体管3605的栅极连接到线路3611，晶体管3605的第一端子连接到线路3611，晶体管3605的第二端子连接到节点N362。晶体管3607的栅极连接到节点N363， 晶体管3607的第一端子连接到线路3612，晶体管3607的第二端子连接到节点N362。晶体管3608的栅极连接到节点N362，晶体管3608的第一端子连接到线路3611，晶体管3608 的第二端子连接到节点N363。晶体管3609的栅极连接到节点N361，晶体管3609的第一端子连接到线路3612，晶体管3609的第二端子连接到节点N363。晶体管3610的栅极连接到线路3613，晶体管3610的第一端子连接到线路3612，晶体管3610的第二端子连接到节点N363。晶体管3604的栅极连接到节点N363，晶体管3604的第一端子连接到线路3612，晶体管3604的第二端子连接到节点N361。晶体管3603的栅极连接到节点N363，晶体管3603 的第一端子连接到线路3612，晶体管3603的第二端子连接到线路3616。晶体管3602的栅极连接到节点N361，晶体管3602的第一端子连接到线路3613，晶体管3602的第二端子连接到线路3616。此外，晶体管3600到3610的每个都是N沟道晶体管。因此，因为可以仅使用N沟道晶体管形成图36中的触发电路，可以将非晶硅用于图36中的触发电路的半导体层。于是，能够简化制造工艺，从而能够降低制造成本且能够提高成品率。此外，还能够形成诸如大型显示屏板的半导体装置。此外，当将多晶硅或单晶硅用于图36中的触发电路的半导体层时，还可以简化制造工艺。此外，将电源电势VDD提供给线路3611，将电源电势VSS提供给线路3612。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路3611 和线路3612的每个，或者可以将另一电源电势提供给它们。此外，将信号提供给线路3613、线路3614和线路3615的每个。注意，提供给线路 3613、线路3614和线路3615的每个的信号为二元数字信号。还要注意，可以将电源电势 VDD、电源电势VSS或另一电源电势提供给线路3613、线路3614和线路3615的每一个。或者，可以将模拟信号提供给线路3613、线路3614和线路3615的每个。接着，参考图37描述图36中所示的触发电路的运行。图37为图36所示的触发电路的时间图的例子。图37中的时间图示出了线路3613 的电势、线路3614的电势、节点N361的电势、节点N362的电势、节点N363的电势、线路3616 的电势、晶体管3603和晶体管3604的导通/截止关系、线路3615的电势。通过将整个时段分成时段Tl到T4来描述图37中的时间图。此外，通过将整个时段分成时段T3a和时段Bb描述时段T3。注意，在除了时段Tl、T2和Bb之外的时段中依次重复时段T3a和时段T4。首先，描述时段Tl中的运行。在时段Tl中，将L电平信号提供给线路3613，将H 电平信号提供给线路3614并将L电平信号提供给线路3615。因此，晶体管3601导通，晶体管3600、晶体管3607和晶体管3610截止。此时，通过晶体管3601将电源电势VDD提供给节点N361，使得节点N361的电势升高。此外，晶体管 3606和晶体管3609被节点N361的电势的升高导通，使得节点N362和节点N363的电势降低。此外，晶体管3608被节点N362的电势的降低截止。此外，晶体管3603和晶体管3604 被节点N363的电势的降低截止。这里，节点N361的电势一直上升到晶体管3601截止为止。当节点N361的电势变成电源电势VDD减去晶体管3601的阈值电压Vth3601所得的值(vdd-Vth3601)时，晶体管 3601截止。因此，节点N361的电势变成VDD-Vth3601。此外，节点N361变成浮置状态。因此，晶体管3602导通。此外，由于线路3613的L电平信号被提供给线路3616， 线路3616的电势变成等于电源电势VSS。接着，描述时段T2中的运行。在时段T2中，将H电平信号提供给线路3613，将L 电平信号提供给线路3614并将L电平信号提供给线路3615。因此，晶体管3601截止，晶体管3600保持截止，且晶体管3607和晶体管3610导通。此时，节点N361处于浮置状态，节点N361的电势保持在VDD_Vth3601。此外，节点N362 的电势保持在L电平，因为晶体管3606和晶体管3607是导通的。此外，节点N363的电势保持在L电平，因为晶体管3609和晶体管3610是导通的。于是，由于节点N363处于L电平，晶体管3603和晶体管3604保持截止。这里，节点N361处于浮置状态并保持在H电平。此外，由于节点N361保持在H 电平，晶体管3602保持导通。此外，由于线路3613的H电平信号被提供给线路3616，线路 3616的电势升高。因此，由于通过引导操作节点N361的电势变成等于或高于电源电势VDD 和晶体管3602的阈值电压Vth3602之和(VDD+Vth3602)，因此线路3616的电势变成等于电源电势VDD。接着，描述时段T3b中的运行。在时段T3b中，将L电平信号提供给线路3613，将 L电平信号提供给线路3614并将H电平信号提供给线路3615。因此，晶体管3601保持截止，晶体管3600导通，晶体管3607和晶体管3610截止。 此时，通过晶体管3600将电源电势VSS提供给节点N361，使得节点N361的电势降低。此外，晶体管3606和晶体管3607被节点N361的电势的降低截止。因此，通过引导操作升高节点N362和节点N363的电势。节点N362的电势升高到等于或高于电源电势VDD和晶体管3608的阈值电压Vth3608之和(VDD+Vth3608)。节点N363的电势升高到电源电势VDD。 因此，晶体管3603和晶体管3604被节点N363的电势的升高导通。此外，晶体管3602被节点N361的电势的降低截止。因此，由于通过晶体管3603 将电源电势VSS提供给线路3616，线路3616的电势变成等于电源电势VSS。接着，描述时段T4中的运行。在时段T4中，将H电平信号提供给线路3613，将L 电平信号提供给线路3614并将L电平信号提供给线路3615。因此，晶体管3601保持截止，晶体管3600截止，晶体管3607和晶体管3610导通。此时，节点N361处于浮置状态，且节点N361的电势保持在电源电势VSS。于是，晶体管 3602、3606和3609保持截止。此外，节点N362的电势变成L电平，因为通过晶体管3607向其提供了电源电势VSS。此外，节点N363的电势变成L电平，因为通过晶体管3610向其提供了电源电势VSS。因此，晶体管3603和晶体管3604截止。因此，线路3616变成浮置状态，且线路3616的电势保持等于电源电势VSS。接着，描述时段T3a中的运行。在时段T3a中，将L电平信号提供给线路3613，将 L电平信号提供给线路3614并将L电平信号提供给线路3615。因此，晶体管3601和晶体管3600保持截止，晶体管3607和晶体管3610截止。此时，节点N361处于浮置状态，节点N361的电势保持在L电平。于是，晶体管3602、3606和 3609保持截止。此外，通过引导操作升高节点N362和节点N363的电势。节点N362的电势升高到等于或高于电源电势VDD和晶体管3608的阈值电压Vth3608之和(VDD+Vth3608)。 节点N363的电势升高到电源电势VDD。因此，晶体管3603和晶体管3604被节点N363的电势的升高导通。因此，由于通过晶体管3603将电源电势VSS提供给线路3616，线路3616的电势保持等于电源电势VSS。通过上述操作，在时段Tl中图36中的触发电路将处于H电平的节点N361保持在浮置状态中。在时段T2中，图36中的触发电路通过引导操作将节点N361的电势设定为等于或高于VDD+Vth3602，使得线路3616的电势等于电源电势VDD。此外，在时段T3a中，图36中的触发电路导通晶体管3603和晶体管3604，并将电源电势VSS提供给线路3616和节点N361。在时段T4中，图36中的触发电路截止晶体管 3603和晶体管3604。因此，由于图36中的触发电路依次导通晶体管3603和晶体管3604， 其能够抑制晶体管3603和晶体管3604的特性劣化，从而能够将节点N361和线路3616每者的电势稳定地保持在等于电源电势VSS。此外，图36中的触发电路能够在时段T3和Bb中将节点N363的电势设定为等于电源电势VDD。因此，即使在晶体管3603和晶体管3604的特性劣化时，也能够在宽范围的工作条件下操作图36中的触发电路。此外，图36中的触发电路不包括在所有的时段Tl到T4中都导通的晶体管。亦即， 图36中的触发电路不包括总是或几乎总是导通的晶体管。因此，图36中的触发电路能够抑制晶体管的特性劣化和由于特性劣化导致的阈值电压漂移。此外，由非晶硅形成的晶体管的特性容易劣化。因此，当图36中的触发电路中包括的晶体管是由非晶硅形成时，不仅能够获得诸如制造成本减少和成品率提高的益处，而且可以解决晶体管特性劣化的问题。这里，描述晶体管3600到3610的功能。晶体管3600具有开关的功能，其根据线路3615的电势选择是否连接线路3612和节点N361。晶体管3601具有开关的功能，其根据线路3614的电势选择是否连接线路3611和节点N361。晶体管3602具有开关的功能，其根据节点N361的电势选择是否连接线路3613和线路3616。晶体管3603具有开关的功能，其根据节点N363的电势选择是否连接线路3612和线路3616。晶体管3604具有开关的功能， 其根据节点N363的电势选择是否连接线路3612和节点N361。晶体管3605具有二极管的功能，其中第一端子和栅极对应于输入端子，第二端子对应于输出端子。晶体管3606具有开关的功能，其根据节点N361的电势选择是否连接线路3612和节点N362。晶体管3607具有开关的功能，其根据线路3613的电势选择是否连接线路3612和节点N362。晶体管3608 具有开关的功能，其根据节点N362的电势选择是否连接线路3611和节点N363。晶体管 3609具有开关的功能，其根据节点N361的电势选择是否连接线路3612和节点N363。晶体管3610具有开关的功能，其根据线路3613的电势选择是否连接线路3612和节点N363。注意，由晶体管3605到3610构成了两输入或非电路，其中节点N361和线路3613 对应于输入端子，节点N363对应于输出端子。注意，如图38所示，可以在晶体管3608的栅极(节点N36》和第二端子(节点 N363)之间提供电容器3801。这是因为在时段T3a和Bb中由引导操作升高了节点N362 的电势和节点N363的电势，使得触发电路能够容易地通过校验电容器3801执行引导操作。注意，如图39所示，不必一定提供晶体管3607。注意，如图40所示，可以在晶体管3602的栅极(节点N361)和第二端子(线路 3616)之间提供电容器4111。这是因为在时段T2中通过引导操作升高了节点N361的电势和线路3616的电势，使得触发电路能够容易地通过校验电容器4111而执行引导操作。注意，只需要晶体管3601在时段Tl中使节点N361进入浮置状态以便节点N361 的电势变成H电平。因此，即使在晶体管3601的第一端子连接到线路3614时，晶体管3601 也能够使节点N361进入浮置状态，以便节点N361的电势变成H电平。
接着，参考图48描述图36中所示的触发电路由P沟道晶体管构成的情形。图48为将实施模式2中所述的图17A中的基本电路用于其的触发电路的例子。图 48中的触发电路包括晶体管4800、晶体管4801、晶体管4802、晶体管4803、晶体管4804、晶体管4805、晶体管4806、晶体管4807、晶体管4808、晶体管4809和晶体管4810。注意，晶体管4805对应于图17A中的晶体管1701，晶体管4807对应于图17A中的晶体管1702，晶体管4806对应于图17A中的晶体管1703，晶体管4808对应于图17A中的晶体管1704，晶体管4810对应于图17A中的晶体管1705，且晶体管4809对应于图17A中的晶体管1706。此外，晶体管4803和晶体管4804对应于图17A中的晶体管1707。描述图48中的触发电路的连接关系。注意，晶体管4801的第二端子、晶体管4800 的第二端子、晶体管4806的栅极、晶体管4804的第二端子和晶体管4802的栅极的节点由 N481表示。此外，晶体管4805的第二端子、晶体管4806的第二端子、晶体管4807的第二端子和晶体管4808的栅极的节点由N482表示。此外，晶体管4809的第二端子、晶体管4808 的第二端子、晶体管4810的第二端子、晶体管4803的栅极和晶体管4804的栅极的节点由 N483表示。晶体管4801的栅极连接到线路4814，晶体管4801的第一端子连接到线路4811， 晶体管4801的第二端子连接到节点N481。晶体管4800的栅极连接到线路4815，晶体管 4800的第一端子连接到线路4812，晶体管4800的第二端子连接到节点N481。晶体管4406 的栅极连接到节点N481，晶体管4406的第一端子连接到线路4812，晶体管4406的第二端子连接到节点N482。晶体管4805的栅极连接到线路4811，晶体管4805的第一端子连接到线路4811，晶体管4805的第二端子连接到节点N482。晶体管4807的栅极连接到线路4813， 晶体管4807的第一端子连接到线路4812，晶体管4807的第二端子连接到节点N482。晶体管4808的栅极连接到节点N482，晶体管4808的第一端子连接到线路4811，晶体管4808 的第二端子连接到节点N483。晶体管4809的栅极连接到节点N481，晶体管4809的第一端子连接到线路4812，晶体管4809的第二端子连接到节点N483。晶体管4810的栅极连接到线路4813，晶体管4810的第一端子连接到线路4812，晶体管4810的第二端子连接到节点 N483。晶体管4804的栅极连接到节点N483，晶体管4804的第一端子连接到线路4812，晶体管4804的第二端子连接到节点N481。晶体管4803的栅极连接到节点N483，晶体管4803 的第一端子连接到线路4812，晶体管4803的第二端子连接到线路4816。晶体管4802的栅极连接到节点N481，晶体管4802的第一端子连接到线路4813，晶体管4802的第二端子连接到线路4816。此外，晶体管4800到4810的每个都是P沟道晶体管。因此，由于可以仅使用P沟道晶体管形成图48中的触发电路，因此不需要形成N 沟道晶体管的步骤。于是，在图48中的触发电路中，可以简化制造工艺，从而能够降低制造成本并能够提高成品率。此外，将电源电势VDD提供给线路4812，将电源电势VSS提供给线路4811。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路4811 和线路4812的每个，或者可以将另一电源电势提供给它们。此外，将信号提供给线路4813、线路4814和线路4815的每个。注意，提供给线路 4813、线路4814和线路4815的每个的信号为二元数字信号。还要注意，可以将电源电势VDD、电源电势VSS或另一电源电势提供给线路4813、线路4814和线路4815的每一个。或者，可以将模拟信号提供给线路4813、线路4814和线路4815的每个。接着，参考图49描述图48中所示的触发电路的运行。图49为图48所示的触发电路的时间图的例子。图49中的时间图示出了线路4813 的电势、线路4814的电势、节点N481的电势、节点N482的电势、节点N483的电势、线路4816 的电势、晶体管4803和晶体管4804的导通/截止关系、线路4815的电势。通过将整个时段分成时段Tl到T4来描述图48中的时间图。此外，通过将整个时段分成时段T3a和时段Bb描述时段T3。注意，在除了时段Tl、T2和Bb之外的时段中依次重复时段T3a和时段T4。首先，描述时段Tl中的运行。在时段Tl中，将H电平信号提供给线路4813，将L 电平信号提供给线路4814并将H电平信号提供给线路4815。因此，晶体管4801导通，晶体管4800、4807和4810截止。此时，通过晶体管4801 将电源电势VSS提供给节点N481，使得节点N481的电势降低。此外，晶体管4806和晶体管 4809被节点N481的电势的降低导通，使得节点N482和节点N483的电势升高。此外，晶体管4808被节点N482的电势的升高截止。此外，晶体管4803和晶体管4804被节点N483的电势的升高截止。这里，节点N481的电势一直下降到晶体管4801截止为止。当节点N481的电势变成电源电势VSS和晶体管4801的阈值电压Vth4801的绝对值之和(VSS+1 Vth48011)时，晶体管4801截止。因此，节点N481的电势变成VSS+|Vth48011，使得节点N481变成浮置状态。因此，晶体管4802导通。此外，由于线路4813的H电平信号被提供给线路4816， 线路4816的电势变成等于电源电势VDD。接着，描述时段T2中的运行。在时段T2中，将L电平信号提供给线路4813，将H 电平信号提供给线路4814并将H电平信号提供给线路4815。因此，晶体管4801截止，晶体管4800保持截止，晶体管4807和晶体管4810导通。 此时，节点N481处于浮置状态，节点N481的电势保持在VSS+|Vth48011。此外，节点N482 的电势保持在H电平，因为晶体管4806和晶体管4807是导通的。此外，节点N483的电势保持在H电平，因为晶体管4809和晶体管4810是导通的。于是，由于节点N483处于H电平，晶体管4803和晶体管4804保持截止。这里，节点N481处于浮置状态并保持在L电平。此外，由于节点N481保持在L 电平，晶体管4802保持导通。此外，由于线路4813的L电平信号被提供给线路4816，线路 4816的电势降低。因此，节点N481的电势通过引导操作变成等于或低于电源电势VSS减去晶体管4802的阈值电压Vth4802的绝对值所得的值(VSS-1 Vth4802 |)，使得线路4816的电势变成等于电源电势VSS。接着，描述时段T3b中的运行。在时段T3b中，将H电平信号提供给线路4813，将 H电平信号提供给线路4814并将L电平信号提供给线路4815。因此，晶体管4801保持截止，晶体管4800导通，晶体管4807和4810截止。此时， 通过晶体管4800将电源电势VDD提供给节点N481，使得节点N481的电势升高。此外，晶体管4806和晶体管4807被节点N481的电势的升高截止。因此，通过引导操作降低了节点N482的电势和节点N483的电势。节点N482的电势降低到等于或低于电源电势VSS减去晶体管4808的阈值电压Vth4808的绝对值所得的值(VSS-1 Vth4808 |)。节点N483的电势降低到电源电势VSS。因此，晶体管4803和晶体管4804被节点N483的电势的降低导通。此外，晶体管4802被节点N481的电势的升高截止。因此，由于通过晶体管4803 将电源电势VDD提供给线路4816，线路4816的电势变成等于电源电势VDD。接着，描述时段T4中的运行。在时段T4中，将L电平信号提供给线路4813，将H 电平信号提供给线路4814并将H电平信号提供给线路4815。因此，晶体管4801保持截止，晶体管4800截止，晶体管4807和4810导通。此时， 节点N481处于浮置状态，节点N481的电势保持在电源电势VDD。于是，晶体管4802、晶体管 4806和晶体管4809保持截止。此外，节点N482的电势变成H电平，因为通过晶体管4807 将电源电势VDD提供给其。因此，晶体管4808截止。此外，节点N483的电势变成H电平， 因为通过晶体管4810将电源电势VDD提供给其。因此，晶体管4803和晶体管4804截止。因此，线路4816变成浮置状态，且线路4816的电势保持等于电源电势VDD。接着，描述时段T3a中的运行。在时段T3a中，将H电平信号提供给线路4813，将 H电平信号提供给线路4814并将H电平信号提供给线路4815。因此，晶体管4801和晶体管4800保持截止，晶体管4807和晶体管4810截止。此时，节点N481处于浮置状态，节点N481的电势保持在H电平。于是，晶体管4802、晶体管 4806和晶体管4809保持截止。因此，通过引导操作降低了节点N482的电势和节点N483 的电势。节点N482的电势降低到等于或低于电源电势VSS减去晶体管4808的阈值电压 Vth4808的绝对值所得的值(VSS-1 Vth4808 I)。节点N483的电势降低到电源电势VSS。因此，晶体管4803和晶体管4804被节点N483的电势的降低导通。此外，由于通过晶体管4803将电源电势VDD提供给线路4816，线路4816的电势保持等于电源电势VDD。通过上述操作，在时段Tl中图48中的触发电路将处于L电平的节点N481保持在浮置状态中。在时段T2中，图48中的触发电路通过引导操作将节点N481的电势设定为等于或低于VSS-|Vth4802|，使得线路4816的电势等于电源电势VSS。此外，在时段T3a中，图48中的触发电路导通晶体管4803和晶体管4804，并将电源电势VDD提供给线路4816和节点N481。在时段T4中，图48中的触发电路截止晶体管 4803和晶体管4804。因此，由于图48中的触发电路依次导通晶体管4803和晶体管4804， 其能够抑制晶体管4803和晶体管4804的特性劣化，从而能够将节点N481和线路4816每者的电势稳定地保持在等于电源电势VDD。此外，图48中的触发电路能够在时段T3a和T3b中将节点N483的电势设定为等于电源电势VSS。因此，即使在晶体管4803和晶体管4804的特性劣化时，也能够在宽范围的工作条件下操作图48中的触发电路。此夕卜，图48中的触发电路不包括在所有的时段Tl到T4中都导通的晶体管。亦即， 图48中的触发电路不包括总是或几乎总是导通的晶体管。因此，图48中的触发电路能够抑制晶体管的特性劣化和由于特性劣化导致的阈值电压漂移。注意，晶体管4801到4810具有类似于晶体管3601到3610的功能。注意，由晶体管4805到4810构成了两输入与非电路，其中节点N481和线路4813对应于输入端子，节点N483对应于输出端子。注意，如图50所示，可以在晶体管4808的栅极(节点N482)和第二端子(节点 N483)之间提供电容器5001。这是因为在时段T3a和Bb中由引导操作降低了节点N482 的电势和节点N483的电势，使得触发电路能够容易地通过校验电容器5001执行引导操作。注意，如图51所示，不必一定提供晶体管4807。注意，如图52所示，可以在晶体管4802的栅极(节点N481)和第二端子(线路 4816)之间提供电容器5201。这是因为在时段T2中通过引导操作升高了节点N481的电势和线路4816的电势，使得触发电路能够容易地通过校验电容器5201而执行引导操作。注意，只需要晶体管4801在时段Tl中使节点N481进入浮置状态以便节点N481 的电势变成L电平。因此，即使在晶体管4801的第一端子连接到线路4814时，晶体管4801 也能够将节点N481设定进入浮置状态，以便节点N481的电势变成L电平。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式7)在本实施模式中，参考图56描述将实施模式4中所述的基本电路用于触发电路的情形。图56为将实施模式4中所述的图25A中的基本电路用于其的触发电路的例子。图 56中的触发电路包括晶体管5601、晶体管5602、晶体管5603、晶体管5604、晶体管5605、晶体管5606、晶体管5607、晶体管5608、电路5608和电路5609。 注意，作为电路5608和电路5609，可以使用图27中的或非电路2715和图36中的或非电路3617。描述图56中的触发电路的连接关系。注意，晶体管5601的第二端子、晶体管5607 的第二端子、晶体管5605的第二端子、晶体管5606的第二端子和晶体管5602的栅极的节点由N561表示。此外，晶体管5604的栅极和晶体管5606的栅极的节点由N562表示。此外，晶体管5603的栅极和晶体管5605的栅极的节点由N563表示。晶体管5601的栅极连接到线路5614，晶体管5601的第一端子连接到线路5610， 晶体管5601的第二端子连接到节点N561。晶体管5607的栅极连接到线路5615，晶体管 5607的第一端子连接到线路5611，晶体管5607的第二端子连接到节点N561。电路5608的两个输入端子分别连接到节点N561和线路5612，电路5608的输出端子连接到节点N562。 电路5609的两个输入端子分别连接到节点N561和线路5613，电路5609的输出端子连接到节点N563。晶体管5606的栅极连接到节点N562，晶体管5606的第一端子连接到线路 5611，晶体管5606的第二端子连接到节点N561。晶体管5605的栅极连接到节点N563，晶体管5605的第一端子连接到线路5611，晶体管5605的第二端子连接到节点N561。晶体管 5604的栅极连接到节点N562，晶体管5604的第一端子连接到线路5611，晶体管5604的第二端子连接到线路5616。晶体管5603的栅极连接到节点N563，晶体管5603的第一端子连接到线路5611，晶体管5603的第二端子连接到线路5616。晶体管5602的栅极连接到节点 N561，晶体管5602的第一端子连接到线路5613，晶体管5602的第二端子连接到线路5616。此外，晶体管5601到5607的每个都是N沟道晶体管。电路5608和电路5609中包含的每个晶体管也是N沟道晶体管。
因此，因为可以仅使用N沟道晶体管形成图56中的触发电路，可以将非晶硅用于图56中的触发电路的半导体层。于是，能够简化制造工艺，从而能够降低制造成本且能够提高成品率。此外，还能够形成诸如大型显示屏板的半导体装置。此外，当将多晶硅或单晶硅用于图56中的触发电路的半导体层时，还可以简化制造工艺。此外，将电源电势VDD提供给线路5610，将电源电势VSS提供给线路5611。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路5610 和线路5611的每个，或者可以将另一电源电势提供给它们。此外，将信号提供给线路5612、线路5613、线路5614和线路5615的每个。注意， 提供给线路5612、线路5614和线路5615每个的信号是二元数字信号。还要注意，可以将电源电势VDD、电源电势VSS或另一电源电势提供给线路5612、线路5613、线路5614和线路 5615的每一个。或者，可以将模拟信号提供给线路5612、线路5613、线路5614和线路5615 的每个。接着，参考图57描述图56中所示的触发电路的运行。图57为图56所示的触发电路的时间图的例子。图57中的时间图示出了线路5612 的电势、线路5613的电势、线路5614的电势、节点N561的电势、节点N562的电势、节点N563 的电势、线路5616的电势、晶体管5604和晶体管5606的导通/截止关系、晶体管5603和晶体管5605的导通/截止关系，以及线路5615的电势。通过将整个时段分成时段Tl到T4来描述图57中的时间图。此外，通过将整个时段分成时段T3a和时段Bb描述时段T3。注意，在除了时段Tl、T2和Bb之外的时段中依次重复时段T3a和时段T4。首先，描述时段Tl中的运行。在时段Tl中，将H电平信号提供给线路5612，将L电平信号提供给线路5613，将H电平信号提供给线路5614并将L电平信号提供给线路5615。因此，晶体管5601导通且晶体管5607截止。此时，通过晶体管5601将电源电势 VDD提供给节点N561，使得节点N561的电势升高。因此，电路5608向节点N562输出L电平信号，晶体管5604和晶体管5606截止。此外，电路5609向节点N563输出L电平信号， 晶体管5603和晶体管5605截止。注意，节点N561的电势一直升高到晶体管5601截止为止。当节点N561的电势变成电源电势VDD减去晶体管5601的阈值电压Vth5601所得的值(vdd-Vth5601)时，晶体管 5601截止。因此，节点N561的电势变成VDD-Vth5601，节点N561变成浮置状态。因此，晶体管5602导通。由于通过晶体管5602将线路5613的L电平信号提供给线路5616，线路5616的电势变成等于电源电势VSS。接着，描述时段T2中的运行。在时段T2中，将L电平信号提供给线路5612，将H电平信号提供给线路5613，将L电平信号提供给线路5614并将L电平信号提供给线路5615。因此，晶体管5601截止且晶体管5607保持截止。此时，节点N561保持在 VDD-Vth5601。于是，电路5608向节点N562输出L电平信号，晶体管5604和晶体管5606 保持截止。此外，电路5609向节点N563输出L电平信号，晶体管5603和晶体管5605保持截止。注意，由于将H电平信号提供给线路5613，线路5616的电势开始升高。因此，通过引导操作，节点N561的电势变成等于或高于电源电势VDD和晶体管5602的阈值电压Vth5602之和(VDD+Vth5602)。于是，线路5616的电势升高到等于电源电势VDD。接着，描述时段T3b中的运行。在时段T3b中，将H电平信号提供给线路5612，将 L电平信号提供给线路5613，将L电平信号提供给线路5614并将H电平信号提供给线路 5615。因此，晶体管5601截止且晶体管5607导通。由于通过晶体管5607将电源电势 VSS提供给节点N561，节点N561的电势降低。于是，电路5608向节点N562输出L电平信号，晶体管5604和晶体管5606保持截止。此外，电路5609向节点N563输出H电平信号， 晶体管5603和晶体管5605导通。注意，由于节点N561变成L电平，晶体管5602截止。由于通过晶体管5603将电源电势VSS提供给线路5616，线路5616的电势保持等于电源电势VSS。接着，描述时段T4中的运行。在时段T4中，将L电平信号提供给线路5612，将H电平信号提供给线路5613，将L电平信号提供给线路5614并将L电平信号提供给线路5615。因此，晶体管5601保持截止且晶体管5607截止。节点N561的电势坚持在L电平。 于是，电路5608向节点N562输出H电平信号，晶体管5604和晶体管5606导通。此外，电路5609向节点N563输出L电平信号，晶体管5603和晶体管5605截止。注意，由于节点N561保持在L电平，晶体管5602截止。由于通过晶体管5604将电源电势VSS提供给线路5616，线路5616的电势保持等于电源电势VSS。接着，描述时段T3a中的运行。在时段T3a中，将H电平信号提供给线路5612，将 L电平信号提供给线路5613，将L电平信号提供给线路5614并将H电平信号提供给线路 5615。因此，晶体管5601截止且晶体管5607导通。节点N561的电势坚持在L电平。于是，电路5608向节点N562输出L电平信号，晶体管5604和晶体管5606截止。此外，电路 5609向节点N563输出H电平信号，晶体管5603和晶体管5605导通。注意，由于节点N561保持在L电平，晶体管5602截止。由于通过晶体管5603将电源电势VSS提供给线路5616，线路5616的电势保持等于电源电势VSS。通过上述操作，在时段Tl中图56中的触发电路将处于H电平的节点N561保持在浮置状态中。在时段T2中，图56中的触发电路通过引导操作将节点N561的电势设定为等于或高于VDD+Vth5602，使得线路5616的电势等于电源电势VDD。此外，在时段T3a中，晶体管5603导通，将电源电势VSS提供给线路5616。此外， 在时段T4中，晶体管5604导通，将电源电势VSS提供给线路5616。因此，图56中的触发电路能够在时段T3a和"Γ4中一直向线路5616供应电源电势VSS。在时段T3b中，晶体管5605导通且将电源电势VSS提供给节点N561。此外，在时段T4中，晶体管5606导通且将电源电势VSS提供给节点N561。因此，图56中的触发电路能够在时段Bb和T4中一直向节点N561供应电源电势VSS。此外，图56中的触发电路不包括在所有的时段Tl到T4中都导通的晶体管。亦即， 图56中的触发电路不包括总是或几乎总是导通的晶体管。因此，图56中的触发电路能够抑制晶体管的特性劣化和由于特性劣化导致的阈值电压漂移。此外，由非晶硅形成的晶体管的特性容易劣化。因此，当图56中的触发电路中包括的晶体管是由非晶硅形成时，不仅能够获得诸如制造成本减少和成品率提高的益处，而且可以解决晶体管特性劣化的问题。这里，描述晶体管5601到5607的功能。晶体管5601具有开关的功能，其根据线路5614的电势选择是否连接线路5610和节点N561。晶体管5602具有开关的功能，其根据节点N561的电势选择是否连接线路5613和线路5616。晶体管5603具有开关的功能，其根据节点N563的电势选择是否连接线路5611和线路5616。晶体管5604具有开关的功能，其根据节点N562的电势选择是否连接线路5611和线路5616。晶体管5605具有开关的功能， 其根据节点N563的电势选择是否连接线路5611和节点N561。晶体管5606具有开关的功能，其根据节点N562的电势选择是否连接线路5611和节点N561。晶体管5607具有开关的功能，其根据线路5615的电势选择是否连接线路5611和节点N561。接着，参考图58描述图56中所示的触发电路由P沟道晶体管构成的情形。图58为将实施模式4中所述的图26A中的基本电路用于其的触发电路的例子。图 58中的触发电路包括晶体管5801、晶体管5802、晶体管5803、晶体管5804、晶体管5805、晶体管5806、晶体管5807、电路5808和电路5809。注意，作为电路5808和电路5809，可以使用图44中的与非电路4415和图48中的与非电路4817。描述图58中的触发电路的连接关系。注意，晶体管5801的第二端子、晶体管5807 的第二端子、晶体管5805的第二端子、晶体管5806的第二端子和晶体管5802的栅极的节点由N581表示。此外，晶体管5804的栅极和晶体管5806的栅极的节点由N582表示。此外，晶体管5803的栅极和晶体管5805的栅极的节点由N563表示。晶体管5801的栅极连接到线路5814，晶体管5801的第一端子连接到线路5810， 晶体管5801的第二端子连接到节点N581。晶体管5807的栅极连接到线路5815，晶体管 5807的第一端子连接到线路5811，晶体管5807的第二端子连接到节点N581。电路5808的两个输入端子分别连接到节点N581和线路5812，电路5808的输出端子连接到节点N582。 电路5809的两个输入端子分别连接到节点N581和线路5813，电路5809的输出端子连接到节点N583。晶体管5806的栅极连接到节点N582，晶体管5806的第一端子连接到线路 5811，晶体管5806的第二端子连接到节点N581。晶体管5805的栅极连接到节点N583，晶体管5805的第一端子连接到线路5811，晶体管5805的第二端子连接到节点N581。晶体管 5804的栅极连接到节点N582，晶体管5804的第一端子连接到线路5811，晶体管5804的第二端子连接到线路5816。晶体管5803的栅极连接到节点N583，晶体管5803的第一端子连接到线路5811，晶体管5803的第二端子连接到线路5816。晶体管5802的栅极连接到节点 N581，晶体管5802的第一端子连接到线路5813，晶体管5802的第二端子连接到线路5816。此外，晶体管5801到5807的每个都是P沟道晶体管。电路5808和电路5809中包含的每个晶体管也是P沟道晶体管。因此，由于可以仅使用P沟道晶体管形成图58中的触发电路，因此不需要形成N 沟道晶体管的步骤。于是，在图58中的触发电路中，可以简化制造工艺，从而能够降低制造成本并能够提高成品率。 此外，将电源电势VDD提供给线路5811，将电源电势VSS提供给线路5810。注意， 电源电势VDD高于电源电势VSS。还要注意，可以将数字信号、模拟信号等提供给线路5810 和线路5811的每个，或者可以将另一电源电势提供给它们。
此外，将信号提供给线路5812到5815的每个。注意，提供给线路5812到5815的每个的信号为二元数字信号。还要注意，可以将电源电势VDD、电源电势VSS或另一电源电势提供给线路5812到5815的每个。或者，可以将模拟信号提供给线路5812到5815的每个。接着，参考图59描述图58中所示的触发电路的运行。图59为图58所示的触发电路的时间图的例子。图59中的时间图示出了线路5812 的电势、线路5813的电势、线路5814的电势、节点N581的电势、节点N582的电势、节点N583 的电势、线路5816的电势、晶体管5804和晶体管5806的导通/截止关系、晶体管5803和晶体管5805的导通/截止关系，以及线路5815的电势。通过将整个时段分成时段Tl到T4来描述图59中的时间图。此外，通过将整个时段分成时段T3a和时段Bb描述时段T3。注意，在除了时段Tl、T2和Bb之外的时段中依次重复时段T3a和时段T4。首先，描述时段Tl中的运行。在时段Tl中，将L电平信号提供给线路5812，将H电平信号提供给线路5813，将L电平信号提供给线路5814并将H电平信号提供给线路5815。因此，晶体管5801导通，晶体管5807截止。此时，通过晶体管5801将电源电势 VSS提供给节点N581，使得节点N581的电势降低。因此，电路5808向节点N582输出H电平信号，晶体管5804和晶体管5806截止。此外，电路5809向节点N583输出H电平信号， 晶体管5803和晶体管5805截止。注意，节点N581的电势一直降低到晶体管5801截止为止。当节点N581的电势变成等于电源电势VSS与晶体管5801的阈值电压Vth5801的绝对值之和(VSS+1 Vth58011) 时，晶体管5801截止。因此，节点N581的电势变成VSS+| Vth58011，节点N581变成浮置状态。因此，晶体管5802导通。由于通过晶体管5802将线路5813的H电平信号提供给线路5816，线路5816的电势变成等于电源电势VDD。 接着，描述时段T2中的运行。在时段T2中，将H电平信号提供给线路5812，将L电平信号提供给线路5813，将H电平信号提供给线路5814并将H电平信号提供给线路5815。因此，晶体管5801截止，晶体管5807保持截止。此时，节点N581的电势保持在 VSS+I Vth58011。于是，电路5808向节点N582输出H电平信号，晶体管5804和晶体管5806 保持截止。此外，电路5809向节点N583输出H电平信号，晶体管5803和晶体管5805保持截止。注意，由于向线路5813提供L电平信号，线路5816的电势开始降低。因此，通过引导操作，节点N581的电势变成等于或低于电源电势VSS减去晶体管5802的阈值电压 Vth5802的绝对值所得的值(VSS-|Vth5802|)。于是，线路5816的电势降低到等于电源电势 VSS。接着，描述时段T3b中的运行。在时段T3b中，将L电平信号提供给线路5812，将 H电平信号提供给线路5813，将H电平信号提供给线路5814并将L电平信号提供给线路 5815。因此，晶体管5801截止，晶体管5807导通。由于通过晶体管5807将电源电势VDD 提供给节点N581，节点N561的电势升高。于是，电路5808向节点N582输出H电平信号，晶体管5804和晶体管5806保持截止。此外，电路5809向节点N583输出L电平信号，晶体管 5803和晶体管5805导通。注意，由于节点N581变成H电平，晶体管5802截止。由于通过晶体管5803将电源电势VDD提供给线路5816，线路5816的电势变成等于电源电势VDD。接着，描述时段T4中的运行。在时段T4中，将H电平信号提供给线路5812，将L电平信号提供给线路5813，将H电平信号提供给线路5814并将H电平信号提供给线路5815。因此，晶体管5801保持截止，晶体管5807截止。节点N581的电势保持在H电平。 于是，电路5808向节点N582输出L电平信号，晶体管5804和晶体管5806导通。此外，电路5809向节点N583输出H电平信号，晶体管5803和晶体管5805截止。注意，由于节点N581保持在H电平，晶体管5802截止。由于通过晶体管5804将电源电势VDD提供给线路5816，线路5816的电势保持等于电源电势VDD。接着，描述时段T3a中的运行。在时段T3a中，将L电平信号提供给线路5812，将 H电平信号提供给线路5813，将H电平信号提供给线路5814并将H电平信号提供给线路 5815。因此，晶体管5801截止，晶体管5807截止。节点N581的电势保持在H电平。于是，电路5808向节点N582输出H电平信号，晶体管5804和晶体管5806截止。此外，电路 5809向节点N583输出L电平信号，晶体管5803和晶体管5805导通。注意，由于节点N581保持在H电平，晶体管5802截止。由于通过晶体管5803将电源电势VDD提供给线路5816，线路5816的电势保持等于电源电势VDD。通过上述操作，在时段Tl中图58中的触发电路将处于L电平的节点N581保持在浮置状态中。在时段T2中，图58中的触发电路通过引导操作将节点N581的电势设定为等于或低于VSS-|Vth5802|，使得线路5816的电势等于电源电势VSS。此外，在时段T3a中，晶体管5803导通，将电源电势VDD提供给线路5816。此夕卜， 在时段T4中，晶体管5804导通，将电源电势VDD提供给线路5816。因此，图58中的触发电路能够在时段T3a和T4中一直向线路5816供应电源电势VDD。此外，在时段T3b中，晶体管5805导通，将电源电势VDD提供给节点N581。此夕卜， 在时段T4中，晶体管5806导通，将电源电势VDD提供给节点N581。因此，图58中的触发电路能够在时段Bb和T4中一直向节点N581供应电源电势VDD。此外，图58中的触发电路不包括在所有的时段Tl到T4中都导通的晶体管。亦即， 图58中的触发电路不包括总是或几乎总是导通的晶体管。因此，图58中的触发电路能够抑制晶体管的特性劣化和由于特性劣化导致的阈值电压漂移。注意，晶体管5801到5807具有类似于晶体管5601到5607的功能。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式8)参考图60，本实施模式将描述使用了实施模式5和6中所述的触发电路的移位寄存器。图60示出了使用了实施模式5和6中所述的触发电路的移位寄存器的例子。图 60中的移位寄存器包括多个触发电路6001。
注意，触发电路6001类似于实施模式5和6中所示的触发电路。在图60中，示出了第(n-1)级触发电路6001 (n-1)、第η级触发电路6001 (η)和第(η+1)级触发电路6001 (η+1)。注意，η为偶数。还要注意，偶数编号级中的触发电路的输入端子ΙΝ601连接到线路6005，奇数编号级中的触发电路的输入端子ΙΝ601连接到线路 6004。注意，输入端子ΙΝ601连接到图27中的线路2711、图36中的线路3613、图44中的线路4411和图48中的线路4813的每个。输入端子ΙΝ602连接到图27中的线路2712、图 36中的线路3614、图44中的线路4412和图48中的线路4814的每个。输入端子ΙΝ603连接到图27中的线路2713、图36中的线路3615、图44中的线路4413和图48中的线路4815 的每个。输入端子ΙΝ604连接到图27中的线路2709、图36中的线路3611、图44中的线路 4410和图48中的线路4812的每个。输入端子ΙΝ605连接到图27中的线路2710、图36中的线路3612、图44中的线路4409和图48中的线路4812的每个。输出端子ΙΝ606连接到图27中的线路2714、图36中的线路3616、图44中的线路4414和图48中的线路4816的每个。将电源电势VDD提供给线路6002，将电源电势VSS提供给线路6003。注意，电源电势VDD高于电源电势VSS。不过，可以将数字信号、模拟信号、其他电源电势等提供给线路 6002和线路6003。将信号提供给线路6004、线路6005和线路6006。注意，提供给线路6004、线路 6005和线路6006的每个的信号为二元数字信号。不过，可以将电源电势VDD、电源电势VSS 或另一电源电势提供给线路6004、线路6005和线路6006的每一个。或者，可以将模拟信号提供给线路6004、线路6005和线路6006的每个。注意，将第(η-2)级触发电路6001的输出信号提供给线路6006。接着，将参考图61中的时间图描述图60中所示的移位寄存器的运行。图61示出了图60中所示的移位寄存器的时间图例子。图61中的时间图示出了线路6004的电势、线路6005的电势、输出端子0UT606 (η-2)的电势、输出端子0UT606 (η_1) 的电势、输出端子0UT606(n)的电势和输出端子0UT606(n+l)的电势。注意，图61中的时间图示出了触发电路6001由N沟道晶体管构成的情形。当触发电路6001由P沟道晶体管构成时，仅需要颠倒H电平信号和L电平信号。 注意，将通过将整个时段分成时段T1到时段T8描述图61中的时间图。首先，描述时段Tl中的运行。在时段Tl中，触发电路6001 (n-1)执行实施模式5 和6中所示的时段Tl中的操作；触发电路6001 (η)执行实施模式5和6中所示的时段Τ4 中的操作；触发电路6001 (η+1)执行实施模式5和6中所示的时段Τ3中的操作。接着，描述时段Τ2中的运行。在时段Τ2中，触发电路6001 (n-1)执行实施模式5 和6中所示的时段T2中的操作；触发电路6001 (η)执行实施模式5和6中所示的时段Tl 中的操作；触发电路6001 (η+1)执行实施模式5和6中所示的时段Τ4中的操作。因此，从触发电路6001 (n-1)的输出端子0UT606输出H电平信号。接着，描述时段T3中的运行。在时段T3中，触发电路6001 (n-1)执行实施模式5 和6中所示的时段T3b中的操作；触发电路6001 (η)执行实施模式5和6中所示的时段Τ2 中的操作；触发电路6001 (η+1)执行实施模式5和6中所示的时段Tl中的操作。
因此，从触发电路6001 (η)的输出端子0UT606输出H电平信号。接着，描述时段Τ4中的运行。在时段Τ4中，触发电路6001 (η-1)执行实施模式5 和6中所示的时段Τ4中的操作；触发电路6001 (η)执行实施模式5和6中所示的时段Bb 中的操作；触发电路6001 (η+1)执行实施模式5和6中所示的时段Τ2中的操作。因此，从触发电路6001 (η+1)的输出端子0UT606输出H电平信号。接着，描述时段Τ5中的运行。在时段Τ5中，触发电路6001 (η-1)执行实施模式5 和6中所示的时段T3a中的操作；触发电路6001 (η)执行实施模式5和6中所示的时段Τ4 中的操作；触发电路6001 (η+1)执行实施模式5和6中所示的时段Bb中的操作。接着，描述时段Τ6中的运行。在时段Τ6中，触发电路6001 (η-1)执行实施模式5 和6中所示的时段Τ4中的操作；触发电路6001 (η)执行实施模式5和6中所示的时段T3a 中的操作；触发电路6001 (η+1)执行实施模式5和6中所示的时段Τ4中的操作。接着，描述时段Τ7中的运行。在时段Τ7中，触发电路6001 (η-1)执行实施模式5 和6中所示的时段T3a中的操作；触发电路6001 (η)执行实施模式5和6中所示的时段Τ4 中的操作；触发电路6001 (η+1)执行实施模式5和6中所示的时段T3a中的操作。接着，描述时段T8中的运行。在时段T8中，触发电路6001 (η-1)执行实施模式5 和6中所示的时段Τ4中的操作；触发电路6001 (η)执行实施模式5和6中所示的时段T3a 中的操作；触发电路6001 (η+1)执行实施模式5和6中所示的时段Τ4中的操作。通过这种方式，当把实施模式5和6中所示的触发电路用于图60所示的移位寄存器时，移位寄存器中所包括的所有晶体管可以是N沟道型或P沟道型。此外，由于图60中所示的移位寄存器中包含的所有晶体管可以是N沟道晶体管， 可以将非晶硅用于半导体层，从而实现了简化的制造工艺。因此，能够实现制造成本的降低和成品率的提高。此外，可以形成大型显示屏板。此外，当把图60所示的移位寄存器用于半导体装置时，即使在使用特性容易劣化的非晶硅时半导体装置也可以具有长的使用寿命。由非晶硅形成的晶体管的特性容易劣化。因此，在使用非晶硅形成图60中的移位寄存器所包括的晶体管时，不仅能够获得诸如制造成本降低和成品率提高的优点，而且可以解决晶体管特性劣化的问题。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式9)参考图62，实施模式将描述使用了实施模式8中所述的移位寄存器的源极驱动
ο图62所示的电路为使用了实施模式8所示的移位寄存器的电路配置的例子。图62所示的电路包括移位寄存器6501和多个开关6503。此外，移位寄存器6501 具有多个输出端子OUT。在图62中，示出了第一级的开关6503、负载6504和输出端子OUT，第二级、第三级和第η级。此外，η为至少为二的自然数。移位寄存器6501类似于实施模式8中所示的移位寄存器。如图62中的电路所示，线路6502通过开关6503连接到负载6504。此外，开关 6503由移位寄存器6501控制。
此外，将传输信号提供给线路6502。传输信号可以是电流或电压。注意，虽然未示出，将多个控制信号和多个电源电势提供给移位寄存器6501。接着，描述图62中所示的电路的运行。移位寄存器6501从第一级的输出端子OUT(I)依次输出H电平信号或L电平信号。 同时，从第一级依次导通开关6503。然后，通过开关6503从第一级将传输信号依次提供给负载6504。注意，当从第一级的输出端子OUT(I)依次输出H电平信号时，将N沟道晶体管用作开关6503。另一方面，当从第一级的输出端子OUT(I)依次输出L电平信号时，将P沟道晶体管用作开关6503。在图62中的电路中，在开关6503的导通/截止时间改变传输信号时，可以将不同的电压或电流提供给多个负载6504。这里，描述移位寄存器6501和开关6503的功能。移位寄存器6501具有输出选择是否导通或截止开关6503的信号。此外，移位寄存器6501类似于实施模式8中所示的移位寄存器。每个开关6503具有选择是否将线路6502连接到负载6504的功能。通过这种方式，当将实施模式8中所示的移位寄存器用于图62所示的电路时，如上所述，电路中所包括的所有晶体管可以是N沟道型或P沟道型。注意，在图62中的电路中，仅通过移位寄存器的一个输出信号控制一个开关的导通/截止。不过，可以由移位寄存器的一个输出信号控制多个开关的导通/截止。于是，参考图63描述由移位寄存器的一个输出信号控制三个开关的导通/截止的配置。图63所示的电路包括移位寄存器6601和多个开关组6605。移位寄存器6601具有多个输出端子OUT。开关组6605的每个具有三个开关。此外，负载组6606的每个具有三个负载。在图63中，示出了第一级、第二级、第三级和第η级的开关组6605、负载组6606和输出端子OUT。此外，η为至少为二的自然数。移位寄存器6601类似于实施模式8中所示的移位寄存器。如图63中的电路所示，通过每个开关组6605中包括的三个开关将线路6603和线路6604连接到每个负载组6606中包括的三个负载。此外，每个开关组6605中包括的三个开关由移位寄存器6601控制。将传输信号1提供给线路6602，将传输信号2提供给线路6603，将传输信号提供给线路6604。传输信号1、2和3可以是电流或电压。注意，虽然未示出，将多个控制信号和多个电源电势提供给移位寄存器6601。接着，描述图63中所示的电路的运行。移位寄存器6601从第一级的输出端子OUT(I)依次输出H电平信号或L电平信号。 同时，从第一级依次在同一时间导通每个开关组6605中包括的三个开关。然后，从第一级通过开关组6505将传输信号1、2和3依次提供给每个负载组6606中包括的负载。注意，当从移位寄存器6601的第一级的输出端子OUT(I)依次输出H电平信号时， 将N沟道晶体管用作开关组6605中包括的开关。另一方面，当从移位寄存器6601的第一级的输出端子OUT(I)依次输出L电平信号时，将P沟道晶体管用作开关组6605中包括的开关。在图63中的电路中，当在每个开关组6605中包括的开关的导通/截止时间改变传输信号1、2和3时，可以将不同的电压或电流提供给每个负载组6606中包括的负载。这里，描述移位寄存器6601和开关组6605的功能。移位寄存器6601具有输出选择是否同时导通或截止开关组6605中包括的开关的信号的功能。此外，移位寄存器6601类似于实施模式8中所示的移位寄存器。每个开关组6605具有选择是否将线路6602、线路6603和线路6604连接到负载组 6606的功能。通过这种方式，在图63所示的电路中，可以使用移位寄存器6601的一个输出信号控制多个开关的导通/截止。此外，如上所述，当使用实施模式8中的移位寄存器时，电路中包括的所有晶体管可以是N沟道型或P沟道型。这里，参考图64描述不同于图62和63中所示的可以使用实施模式8中所示的移
位寄存器的另一配置。图64中所示的电路包括移位寄存器6701和多个开关组6705。移位寄存器6701 具有三个输出端子OUT。开关组6705的每个具有三个开关。此外，负载组6706的每个具有三个负载。在图64中，示出了第一级、第二级、第三级和第η级的开关组6705和负载组6706。移位寄存器6701与实施模式8中所示的相同。如图64中的电路所示，多个线路6707均通过每个开关组6705中包括的三个开关连接至每个负载组6706中包括的三个负载。此外，每个开关组6705中包括的三个开关由移位寄存器6701控制。将来自第一级移位寄存器6701的输出端子OUT(I)的输出信号提供给线路6702。 将来自第二级移位寄存器6701的输出端子0UTQ)的输出信号提供给线路6703。将来自第三级移位寄存器6701的输出端子0UTC3)的输出信号提供给线路6704。此外，将传输信号1提供给第一级的线路6707(1)，将传输信号2提供给第二级的线路6707 (2)，将传输信号3提供给第三级的线路6707 (3)。传输信号1、2和3可以是电流或电压。注意，虽然未示出，将多个控制信号和多个电源电势提供给移位寄存器6701。接着，描述图64中所示的电路的运行。移位寄存器6701从第一级的输出端子OUT(I)依次输出H电平信号或L电平信号。 同时，从第一级依次逐个地导通每个开关组6705中包括的开关。因此，将一个传输信号依次提供给每个负载组6706中包括的负载。注意，当从第一级移位寄存器6701的输出端子OUT(I)依次输出H电平信号时，将 N沟道晶体管用作开关组6705中包括的开关。另一方面，当从第一级移位寄存器6701的输出端子OUT(I)依次输出L电平信号时，将P沟道晶体管用作开关组6705中包括的开关。在图64中的电路中，当在每个开关组6705中包括的开关的导通/截止时间改变每个传输信号时，可以将不同的电压或电流提供给每个负载组6706中包括的负载。通过这种方式，在图64中所示的电路中，可以通过将一个传输信号提供给多个负载减小传输信号的数量。在图64中，可以将传输信号的数量减少到1/3，因为在每个开关组中提供了三个开关。此外，如上所述，当使用实施模式8中的移位寄存器时，电路中包括的所有晶体管可以是N沟道型或P沟道型。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式10)参考图65，本实施模式将描述在实施模式3中描述的触发电路的布局图。图65为图27中所示的触发电路的布局图。注意，图65中所示的触发电路的布局图示出了将多晶半导体(多晶硅)用于晶体管的半导体层的情形。此外，将参考图65描述该情形，其中形成了半导体层6801、栅电极层6802和线路层6803。在图65中的触发电路的布局图中，设置了晶体管2701到2708。注意，在图65中的触发电路的布局图中，晶体管2705具有双栅极结构。线路2709设置于每个晶体管和线路2711a、2711b之间。这是因为，提供给线路 2711a和2711b的信号可能是噪声，这又可能给每个晶体管的运行造成不利影响。因此，通过在每个晶体管和线路2711a、2711b之间设置线路2709，可以抑制噪声。接着，图66示出了使用非晶半导体(非晶硅)的触发电路的布局图。注意，线路2709设置于每个晶体管和线路2711a、2711b之间。这是因为，提供给线路2711a和2711b的信号可能是噪声，这又可能给每个晶体管的运行造成不利影响。因此，通过在每个晶体管和线路2711a、2711b之间设置线路2709，可以抑制噪声。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式11)参考图75A和75B，本实施模式将描述其中形成有多个像素的屏板的例子。在图 75A中，屏板191包括像素部分591，其中以矩阵形式设置多个像素590。像素部分591可以具有有源矩阵结构，其中在每一个像素590中设置诸如薄膜晶体管的开关元件。作为提供于像素590中的显示介质，可以使用诸如电致发光元件或液晶元件的发光元件。注意，如图75B所示，可以在与像素部分591相同的衬底上方提供用于驱动像素部分591的驱动电路。在图75B中，用与图75A中相同的附图标记表示与图75A中相同的部分，并省略其描述。在图75B中，源极驱动器593和栅极驱动器594被示为驱动电路。注意， 本发明不限于此，除了源极驱动器593和栅极驱动器594之外，可以提供另一驱动电路。或者，可以利用不同的衬底形成驱动电路并将其安装在形成了像素部分591的衬底上。例如， 可以利用玻璃衬底形成具有薄膜晶体管的像素部分591，可以利用单晶衬底形成驱动电路， 从而可以通过COG (玻璃上芯片)将IC芯片连接到玻璃衬底。或者，可以通过TAB(带式自动接合)或使用印制电路板将IC芯片连接至玻璃衬底。可以利用薄膜晶体管在与像素部分591相同的衬底上形成驱动电路，上述薄膜晶体管是通过与像素590中包括的薄膜晶体管相同的工艺形成的。可以利用多晶半导体或非晶半导体形成每个薄膜晶体管的沟道形成区。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。
(实施模式12)图76A示出了图75A和75B所示的像素部分591的构造实例(以下称为第一像素构造)。像素部分591包括多个源极信号线Sl到Sp (ρ为自然数)、多个与所示多个源极信号线Sl到Sp相交的扫描线Gl到Gq(q为自然数)，以及提供于源极信号线Sl到Sp和扫描线Gl到Gq的每个交点处的像素690。图76B示出了图76A中的像素690的构造。在图76B中，示出了像素690，其形成于多个源极信号线Sl到Sp中的一个源极线&c(x为不大于ρ的自然数)与多个扫描线Gl到 Gy中的一个扫描线Gy (y为不大于q的自然数)的交点处。像素690包括第一晶体管691、 第二晶体管692、电容器693和发光元件694。注意，本实施模式示出了一个例子，其中，发光元件694具有一对电极且利用在该一对电极之间流动的电流发光。此外，可以将第二晶体管692等的寄生电容积极地用作电容器693。第一晶体管691和第二晶体管692可以是 N沟道晶体管或P沟道晶体管。作为像素690中包括的晶体管，可以使用薄膜晶体管。第一晶体管691的栅极连接到扫描线Gy，第一晶体管691的源极和漏极之一连接到源极信号线Sx，另一个连接到第二晶体管692的栅极和电容器693的电极之一。电容器 693的另一个电极连接到被供以电势V3的端子695。第二晶体管692的源极和漏极之一连接到发光元件694的电极之一，另一个连接到被供以电势V2的端子696。发光元件694的另一个电极连接到被供以电势Vl的端子697。描述图76A和76B中所示的像素部分591的显示方法。选择多个扫描线Gl到Gq之一。尽管选择了扫描线，将视频信号输入到多个源极信号线Sl到Sp的全部。通过这种方式，将视频信号输入到像素部分591中的一行像素中。 通过依次选择多个扫描线Gl到Gq并执行类似操作，将视频信号输入到像素部分591中的所有像素690中。将描述像素690的运行，在从多个扫描线Gl到Gq中选择了一个扫描线Gy时，像素690从多个源极信号线Sl到Sp中的一个源极信号线接收视频信号。当选择了扫描线 Gy后，第一晶体管691导通。晶体管的“导通”状态表示其源极和漏极是连接的，而晶体管的“截止”状态表示其源极和漏极未连接。当第一晶体管691导通时，通过第一晶体管691 将输入到源极信号线的视频信号输入到第二晶体管692的栅极。基于输入的视频信号选择第二晶体管692的导通/截止状态。当选择第二晶体管692的导通状态时，第二晶体管692的漏极电流流入发光元件694，使得发光元件694发光。当第二晶体管692导通时，电势V2和电势V3具有保持在恒定水平的电势差。电势V2和电势V3还可以具有相同电平。当将电势V2和电势V3设定在相同电平时，可以将端子695和端子696连接至同一线路。当选择发光元件694发光时，将电势Vl和电势V2设定为具有预定电势差。通过这种方式，电流流入发光元件694中，使得发光元件694发光。注意，线路和电极是利用从铝(Al)、钽(Ta)、钛(Ti)、钼(Mo)、钨(W)、钕(Nd)、 铬(Cr)、镍(Ni)、钼(Pt)、金(Au)、银(Ag)、铜(Cu)、镁(Mg)、钪( )、钴(Co)、锌(Si)、铌 (Nb)、硅(Si)、磷(P)Jf (B)、砷(As)、镓(Ga) JB ( )、锡(Sn)、和氧(0)中选择的一种或多种元素；含有一种或多种这样的元素的化合物或合金材料(例如氧化铟锡(ITO)、氧化铟锌(IZO)、掺有氧化硅的氧化铟锡(ITSO)、氧化锌(SiO)、铝钕(Al-Nd)或镁银(Mg-Ag))；通过组合这样的化合物获得的衬底等形成的。或者，可以使用上述材料和硅的化合物(硅化物)(例如铝硅、钼硅或镍硅化物)，或上述材料和氮化物的化合物(例如氮化钛、氮化钽或氮化钼等)。注意，硅(Si)可以含有大量N型杂质(例如磷)或P型杂质(例如硼)。当硅含有这样的杂质时，电导率得到提高，或者硅以类似于普通导体的方式工作；因此，可以容易地将其用作线路或电极。硅可以单晶态、多晶态(多晶硅)和非晶态(非晶硅)中的任一种形态。在使用单晶硅或多晶硅时，可以降低电阻。在使用非晶硅时，可以简化制造工艺。注意，在使用具有高导电性的铝或银时，可以减小信号延迟。此外，由于可以容易地蚀刻铝和银，因此可以容易地对它们构图，于是精细处理成为可能。还要注意，在使用具有高导电性的铜时，可以降低信号延迟。同样优选的是使用钼，因为即使在其接触硅或诸如ITO 或IZO的氧化物半导体时其也不会导致诸如材料缺陷的问题；能够容易地构图和蚀刻它； 且其具有高耐热性。同样优选的是使用钛，因为即使在其接触硅或诸如ITO或IZO的氧化物半导体时其也不会导致诸如材料缺陷的问题；能够容易地构图和蚀刻它；且其具有高耐热性。同样优选的是使用具有高耐热性的钨或钕。具体而言，优选使用钕和铝的合金，因为耐热性得到提高且铝几乎没有小丘。同样优选的是使用硅，因为其能够与晶体管的半导体层同时形成，且还具有高耐热性。还要注意，氧化铟锡(ITO)、氧化铟锌(IZO)、掺有氧化硅的氧化铟锡(ITSO)、氧化锌(SiO)和硅(Si)具有透光特性；因此，可以将它们用于透光的部分，这是优选的。例如，这种材料可以被用作像素电极或公共电极。注意，可以将线路和电极形成为具有单层结构或多层结构。当使用单层结构时，可以简化制造工艺且还可以减少制造时间和成本。另一方面，当使用多层结构时，可以有效地利用每种材料的优势，同时可以降低每种材料的不足，由此可以形成具有高性能的线路和电极。例如，当形成多层结构以使其含有低电阻材料(例如铝)时，可以降低线路的电阻。 此外，当形成多层结构使其含有高耐热性材料时，例如具有优势的低电阻材料夹在高耐热性材料之间的叠层结构，可以提高线路或电极整体的耐热性。例如，优选形成含铝层夹在含钼或钛的层之间的叠层结构。此外，当线路或电极所具有与由不同材料制成的另一线路、电极等直接接触的部分时，它们可能会彼此造成不利影响。例如，存在一种材料被混合到另一种材料中的情形，由此材料的属性发生变化，这又在制造过程中防碍了最初目标的实现或导致问题，从而不能进行正常的制造。在这种情况下，可以通过将层夹在其它层之间或用另一层覆盖层来解决该问题。例如，为了使氧化铟锡(ITO)和铝互相接触，优选在它们之间夹置钛或钼。此外，为了使硅和铝相互接触，优选在它们之间夹置钛或钼。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式13)图77A示出了图75A和75B中所示的像素部分591的构造实例。图77A示出了与实施模式12中所示的第一像素构造不同的构造(以下称为第二像素构造)。像素部分591 包括多个源极信号线Sl到Sp (ρ为自然数)；多个与所述多个源极信号线Sl到Sp相交的扫描线Gl到Gq(q为自然数)和多个扫描线Rl到Rq，以及提供于源极信号线Sl到Sp、扫描线Gl到Gq和扫描线Rl到Rq的每个交点处的像素790。图77B示出了图77A中的像素790的构造。在图77B中，示出了像素790，其形成于多个源极信号线Sl到Sp中的一个源极线(χ为不大于ρ的自然数)、多个扫描线Gl到 Gq中的一个扫描线Gy (y为不大于q的自然数)以及多个扫描线Rl到Rq中的一个扫描线Ry的交点处。注意，在具有图77B中所示的构造的像素中，由与图76B中相同的附图标记表示与图76B中相同的部分，且省略它们的描述。图77B与图76B的不同之处在于，其具有第三晶体管791。第三晶体管791可以是N沟道晶体管或P沟道晶体管。作为像素790中包括的晶体管，可以使用薄膜晶体管。第三晶体管791的栅极连接到扫描线Ry，第三晶体管791的源极和漏极之一连接到第二晶体管692的栅极和电容器693的电极之一，另一个连接到被供以电势V4的输出端子 792。描述图77A和图77B中所示的像素部分591的显示方法。点亮发光元件694的方法与实施模式12中描述的相同。在具有图77A和77B中所示的构造的像素中，通过提供扫描线Ry和第三晶体管791，即使从源极信号输出了视频信号，也可以使像素790中的发光元件694不发光。可以通过输入到扫描线Ry中的信号设定像素790中的发光元件694的发光时间。于是，可以设定比依次选择所有扫描线Gl到 Gq的时段短的发光时段。通过这种方式，在通过分时灰度级方法执行显示的时候，可以设定短的子帧周期，因此，可以表达高灰度级。仅需要将电势V4设定在第三晶体管791导通时能够截止第二晶体管692的电平。 例如，当第三晶体管791导通时，可以将电势V4设定为具有与电势V3相同的电平。通过将电势V3和V4设定在相同电平，可以释放电容器693中保持的电荷，且可以将第二晶体管 692的源极和栅极之间的电压设定为零，从而能够使第二晶体管692截止。注意，为了将电势V3和电势V4设定在相同电平，可以将端子695和端子792连接至相同线路。注意，第三晶体管791的位置不局限于图77B所示的一种。例如，可以将第三晶体管791与第二晶体管692串联设置。在这种构造中，通过由输入到扫描线Ry的信号截止第三晶体管791，能够切断流入发光元件694的电流，使得发光元件694不发光。可以用二极管代替图77B中所示的第三晶体管791。图77C示出了第三晶体管791 被二极管替代的像素构造。注意，在图77C中，用与图77B中相同的附图标记表示与 77B中相同的部分，并省略其描述。二极管781的电极之一连接到扫描线Ry，另一个电极连接到第二晶体管692的栅极和电容器693的电极之一。二极管781在从一个电极到另一个电极的方向上提供电流。将P沟道晶体管用作第二晶体管692。通过提高二极管781的电极之一的电势，可以提高第二晶体管692的栅极电势，从而能够截止第二晶体管692。虽然图77C示出了二极管781在从连接至扫描线Ry的一个电极到连接至第二晶体管692的栅极的另一个电极的方向上提供电流且P沟道晶体管被用作第二晶体管692的配置，但本发明不限于此。还可以使用二极管781在从连接至第二晶体管692的栅极的电极到连接至扫描线Ry的电极的方向上提供电流且将N沟道晶体管用作第二晶体管692的配置。当第二晶体管692为N沟道晶体管时，可以通过降低二极管781的电极之一的电势使第二晶体管692截止，使得第二晶体管692的栅极电势降落。作为二极管781，可以使用以二极管方式连接的晶体管。以二极管方式连接的晶体管意味着晶体管的漏极和栅极连接到一起。作为以二极管方式连接的晶体管，可以使用 P沟道晶体管或N沟道晶体管。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式14)图78A示出了图75A和75B所示的像素部分591的构造实例(以下称为第三像素构造)。像素部分591包括多个源极信号线Sl到Sp (ρ为自然数)、多个与所示多个源极信号线Sl到Sp相交的扫描线Gl到Gq(q为自然数)，以及提供于源极信号线Sl到Sp和扫描线Gl到Gq的每个交点处的像素690。图78B示出了图78A中的像素690的构造。在图78B中，示出了像素690，其形成于多个源极信号线Sl到Sp中的一个源极线&c(x为不大于ρ的自然数)与多个扫描线Gl 到Gq中的一个扫描线Gy (y为不大于q的自然数)的交点处。此外，对应于每一行提供电容线CO。像素690包括晶体管4691、液晶元件4692和电容器4693。晶体管4691可以是N 沟道晶体管或P沟道晶体管。作为像素690中包括的晶体管，可以使用薄膜晶体管。晶体管4691的栅极连接到扫描线Gy，晶体管4691的源极和漏极之一连接到源极信号线&c，另一个连接到液晶元件4692的电极之一和电容器4693的电极之一。液晶元件 4692的另一个电极连接到被供以电势VO的端子4694。电容器4693的另一个电极连接到电容线CO。向电容线CO提供与共给端子4694的电势VO相同的电势。描述图78A和图78B中所示的像素部分591的显示方法。选择扫描线Gl到Gq之一。尽管选择了扫描线，将视频信号输入到多个源极信号线Sl到Sp的全部。通过这种方式，将视频信号输入到像素部分591中的一行像素中。通过依次选择多个扫描线Gl到Gq并执行类似操作，将视频信号输入到像素部分591中的所有像素690中。将描述像素690的运行，在从多个扫描线Gl到Gq中选择了一个扫描线Gy时，像素690从多个源极信号线Sl到Sp中的一个源极信号线接收视频信号。当选择了扫描线Gy后，晶体管4691导通。晶体管的“导通”状态表示其源极和漏极是连接的，而晶体管的“截止”状态表示其源极和漏极未连接。当晶体管4691导通时，通过晶体管4691将输入到源极信号线的视频信号输入到液晶元件4692的电极之一和电容器4693的电极之一。 通过这种方式，在液晶元件4692的一对电极之间施加电压(该电压对应于输入视频信号的电势和端子4694处的电势VO之间的电势差)，由此液晶元件4692的透射率发生改变。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式15)在本实施模式中，描述实际形成像素的例子。图67A和图67B为实施模式12和13 中描述的屏板的像素的截面图。这里，所示出的例子中，TFT被用作设置于像素中的开关元件，发光元件被用作设置于像素中的显示介质。在图67A和67B中，附图标记1000表示基板，1001表示基膜，1002表示半导体层， 1102表示半导体层，1003表示第一绝缘膜，1004表示栅电极，1104表示电极，1005表示第二绝缘膜，1006表示电极，1007表示第一电极，1008表示第三绝缘膜，1009表示发光层，1010 表示第二电极。附图标记1100表示TFT，1011表示发光元件，1101表示电容器。在图67A 和67B中，TFT 1100和电容器1101被示为像素中所包括的元件的典型例。首先描述图67A 的结构。
作为基板1000，可以使用钡硼硅玻璃、铝硼硅玻璃等制成的玻璃基板；石英基板； 陶瓷基板等。或者，可以使用均具有形成于其表面上的绝缘膜的半导体基板或包括不锈钢的金属基板。也可以使用诸如塑料的由柔性合成树脂制成的基板。基板1000的表面可以通过抛光，例如CMP方法进行平坦化。作为基膜1001，可以使用由氧化硅、氮化硅、氧氮化硅等制成的绝缘膜。通过提供基膜1001，可以防止基板1000中所含的诸如Na的碱金属或碱土金属扩散到半导体层1002 中，否则这会对TFT 1100的特性造成不利影响。虽然图67A和67B中的基膜1001具有单层结构，也可以使用两个或更多层的多个层。注意，当在(例如)使用石英基板的情况下不关心杂质扩散的时候，不必一定要提供基膜1001。作为半导体层1002和半导体层1102，可以使用已经被处理为预定形状的晶态半导体膜或非晶半导体膜。可以通过晶化非晶半导体膜获得晶态半导体膜。作为结晶方法， 可以使用激光结晶方法、使用RTA或退火炉的热结晶方法、使用促进结晶的金属元素的热结晶方法等。半导体层1002包括沟道形成区和一对掺有决定导电类型的杂质元素的杂质区。注意，还可以在沟道形成区和一对杂质区之间提供掺有低浓度杂质元素的杂质区(LDD 区)。半导体层1102可以具有整个区域都掺有赋予导电类型的杂质元素的结构。作为第一绝缘膜1003，可以使用氧化硅、氮化硅、氧氮化硅等，可以使用单层或多个膜的堆叠层。注意，也可以将含氢的膜用作第一绝缘膜1003，从而能够氢化半导体层1002。对于栅电极1004和电极1104而言，可以使用从Ta、W、Ti、Mo、Al、Cu、Cr和Nd中选择的元素，或者含有多种这样的元素的合金或化合物。此外，可以形成栅电极1004和电极1104，使其具有上述材料的单层结构或叠层结构。TFT 1100包括半导体层1002、栅电极1004和半导体层1002和栅电极1004之间的第一绝缘膜1003。虽然图67A和67B示出了仅由连接至发光元件1011的第一电极1007 的TFT 1100作为形成像素的TFT，也可以使用具有多个TFT的结构。此外，虽然在本实施模式中将TFT 1100表示为顶栅极晶体管，也可能使用栅电极在半导体层下方的底栅极晶体管或具有半导体层上方和下方的栅电极的双栅极晶体管。电容器1101由作为电介质的第一绝缘膜1003和作为一对电极的半导体层1102 和电极1104形成，半导体层1102和电极1104彼此相对，其间插置有第一绝缘膜1003。注意，虽然在图67A和67B所示的例子中，像素中所包括的电容器具有作为一对电极之一的半导体层1102还具有作为另一电极的电极1104，半导体层1102与TFT 1100的半导体层1002 同时形成，电极1104与TFT 1100的栅电极1004同时形成，但本发明不限于此结构。作为第二绝缘膜1005，可以使用单层或叠层的无机绝缘膜或有机绝缘膜。作为无机绝缘膜，可以使用通过CVD方法形成的氧化硅膜，通过SOG (玻璃上旋涂)方法形成的氧化硅膜等。作为有机绝缘膜，可以使用由聚酰亚胺、聚酰胺、BCB(苯并环丁烯)、丙烯酸、正性光敏有机树脂、负性光敏有机树脂等制成的膜。此外，对于第二绝缘膜1005而言，可以使用具有硅(Si)和氧(0)键的骨架结构的材料。作为这种材料的替代物，使用至少含有氢(例如烷基或芳基)的有机基。或者，可以将氟代基用作取代基。作为进一步的选择，可以将至少含有氢的氟代基和有机基二者用作取代基。
注意，可以通过高密度等离子体处理氮化第二绝缘膜1005的表面。使用高频微波，例如2. 45GHz的微波生成高浓度等离子体。注意，作为高浓度等离子体，使用电子密度至少为lOW，电子温度为0. 2到2. OeV (含)(优选为0. 5到1. MV (含))的等离子体。当使用具有低电子温度的这种高浓度等离子体时，激活原子团的动能可能是低的。因此，有可能形成几乎不受等离子体损害且比常规等离子体处理形成的膜具有更少缺陷的膜。在高密度等离子体处理中，将基板1000设定在350到450 °C范围内的温度下。此外，在用于产生高浓度等离子体的设备中，将产生微波的天线和基板1000之间的距离设定在20到80mm(含) (优选2O到6Omm(含))。在含有氮气(N2)和稀有气体(包括He、Ne、Ar、Kr和Xe的至少一种)的气氛；含有氮气、氢气(H2)和稀有气体的气氛，或含有NH3和稀有气体的气氛下通过上述高密度等离子体处理氮化第二绝缘膜1005的表面。在通过高浓度等离子体氮化处理形成的第二绝缘膜1005的表面中，混合了诸如H、He、Ne、Ar、Kr或Xe的元素。例如，将氧化硅膜或氮氧化硅膜用作第二绝缘膜1005，用高浓度等离子体处理膜的表面，从而形成氮化硅膜。可以利用这样形成的氮化硅膜中所含的氢来氢化TFT 1100的半导体层1002。注意，可以将氢化处理与上述使用第一绝缘膜1003中所含的氢的氢化处理结合。注意，可以通过在由上述高密度等离子体处理形成的氮化物膜上方淀积另一绝缘膜来形成第二绝缘膜1005。可以使用从Al、W、Mo、Ti、Pt、Cu、Ta、Au和Mn中选择的元素，或者含有从Al、Ni、 C、W、Mo、Ti、Pt、Cu、Ta、Au和Mn中选择的多种元素的合金形成电极1006。此外，电极1006 可以形成为具有上述材料的单层结构或叠层结构。可以将第一电极1007和第二电极1010之一或两者形成为透明电极。对于透明电极而言，可以使用含有氧化钨的氧化铟(IWO)、含有氧化钨和氧化锌的氧化铟(IWZO)、含有氧化钛的氧化铟(ITiO)、含有氧化钛的氧化铟锡(ITTiO)等。不用说，也可以使用氧化铟锡 (ITO)、氧化铟锌(IZO)、掺有氧化硅的氧化铟锡(ITSO)等。可以将发光元件分为利用施加于其上的直流电压而发光的发光元件(以下称为直流驱动发光元件)或利用施加于其上的交流电压而发光的发光元件(以下称为交流驱动发光元件)。直流驱动发光元件优选形成为具有多个层，该多个层具有不同的功能，诸如空穴注入/传输层、发光层和电子注入/传输层。优选用具有空穴传输特性的有机化合物材料和相对于有机化合物材料表现出电子接受特性的无机化合物材料的复合材料形成空穴注入/传输层。通过使用这种结构，在本来具有很少载流子的有机化合物中生成很多空穴载流子，由此通过这种效应能够获得相当优异的空穴注入/传输特性，可以比常规方法中降低驱动电压。此外，由于可以将空穴注入/传输层形成较厚而不导致驱动电压的增大，因此可以抑制由于灰尘等导致的发光元件短路。作为具有空穴传输特性的有机化合物，例如有4，4'，4"-三[N-(3-甲基苯基)-N-苯基胺基]三苯胺(缩写MTDATA)、1，3，5-三[N，N- 二(m-甲苯基)氨基]苯(缩写m-MTDAB)、N，N' - 二苯基-N，N'-双(3-甲基苯基)-1，1 ‘ - 二苯基-4，4' -二胺 (缩写TPD)、4，4'-双[N-(1-萘基)-N-苯基胺基]二苯基(缩写NPB)等。不过，本发明不限于此。作为表现出电子接受特性的无机化合物材料，有氧化钛、氧化锆、氧化钒、氧化钼、 氧化钨、氧化铼、氧化钌、氧化锌等。具体而言，优选为氧化钒、氧化钼、氧化钨和氧化铼，因为它们可以在真空中淀积，且容易处理。用具有电子传输特性的有机化合物材料形成电子注入/传输层。具体而言，有三 (8-羟基喹啉)铝(缩写Alq3)、三甲基-8-羟基喹啉)铝(缩写Almq;3)等。不过， 本发明不限于此。在直流驱动发光元件中，例如可以使用如下材料形成发光层9，10- 二(2-萘基) 蒽(缩写DNA)、9，10-二(2-萘基)-2-特-丁基蒽(缩写t_BuDNA)、4，4'-双(2，2-二苯基乙烯基)二苯基(缩写DPVBi)、香豆素30、香豆素6、香豆素M5、香豆素M5T、二萘嵌苯、红荧烯、periflanthene、2，5，8，ll-四(特-丁基)二萘嵌苯(缩写:TBP)、9，10_ 二苯蒽(缩写DPA)、5，12-二苯并四苯、4-(氰基亚甲基)-2-甲基_[p_(二甲基胺基)苯乙烯基]-4H-吡喃(缩写DCMl)、4-(氰基亚甲基)-2-甲基_6_[2_(久洛尼定-9-基) 乙烯基]-4H-吡喃(缩写DCM2)、4-(氰基亚甲基)-2，6_双[ρ-(二甲基胺基)苯乙烯基]-4H-吡喃(缩写=BisDCM)等。或者，可以使用以下能够发出荧光的化合物双[2-(4'， 6' -二氟苯基)pyridinato-N，C2']铱(吡啶盐)(缩写FIrpic)、双{2-[3'，5'-双 (三氟甲基)苯基]pyridinato-N，C2' }铱(吡啶盐)(缩写Ir (CF3ppy)2(pic))、三(2-苯基 pyridinato-N，C2')铱(缩写Ir(ppy)3)、双(2-苯基 pyridinato-N，C2')铱(乙酰丙酮化物)(缩写Ir(ppy)2(acac))、双[2-(2'-噻吩基)pyridinato-N，C3')铱(乙酰丙酮化物)(缩写Ir(thp)2(acac))、双(2-苯基羟基喹啉-N，C2')铱(乙酰丙酮化物)(缩写Ir(pq)2(aCaC))、双[2-(2'-苯噻吩基)pyridinato-N，C3')铱(乙酰丙酮化物)(缩写:Ir(btp)2(acac))等。或者，作为能够用于形成发光层的高分子电致发光材料，可以使用聚对苯撑亚乙烯基、聚对苯撑、聚噻吩或聚芴。第一电极1007和第二电极1010中的另一个可以由不透光的材料形成。例如，可以使用诸如Li和Cs的碱金属，诸如Mg、Ca和Sr的碱土金属，含有这些元素的合金(Mg:Ag、 Al Li和Mg: In)，这些元素的化合物(CaF2和氮化钙)或诸如％和Er的稀土金属。可以使用类似于第二绝缘膜1005的材料形成第三绝缘膜1008。在第一电极1007 周围形成第三绝缘膜1008，以便覆盖第一电极1007的端部，第三绝缘膜1008具有分隔相邻像素的发光层1009的功能。发光层1009具有单层或多层。当发光层1009具有多层时，可以根据载流子输运特性将这些层分为空穴注入层、空穴输运层、发光层、电子输运层、电子注入层等。注意，每层的边界不必一定要清晰，可能会有不能清楚区分边界的情形，因为形成每层的材料被部分地混合到相邻层中。可以用有机材料或无机材料形成每一层。作为有机材料，可以使用高分子材料或低分子材料。发光元件1011包括发光层1009以及第一电极1007和第二电极1010，第一电极 1007和第二电极1010彼此重叠，发光层1009插置于其间。第一电极1007和第二电极1010 之一对应于阳极，另一个对应于阴极。当在发光元件1011的阳极和阴极之间施加高于发光元件1011的阈值电压的正向电压时，电流从阳极流到阴极，使得发光元件1011发光。
另一方面，交流驱动发光元件具有双绝缘体结构，其中将插置于两个绝缘膜之间的发光层再插入到一对电极之间。可以通过在一对电极之间施加交流电压获得光发射。作为交流驱动发光元件地发光层的材料，可以使用aiS、SrS, BaAl2S4等。作为在其间插入发光层的绝缘膜的材料，可以使用Τει205、SiO2 J203、BaTi03、SrTiO3、氮化硅等。描述图67B的结构。注意，用与图67A中相同的附图标记表示与图67A中相同的部分，并省略它们的描述。图67B示出了在第二绝缘膜1005和第三绝缘膜1008之间提供绝缘膜1108的结构。利用提供于绝缘膜1108中的接触孔中的电极1106将电极1006和第一电极1007彼此连接。注意，不必一定要提供电极1106。亦即，可以不用电极1106而直接将第一电极 1007连接至电极1006。在这种情况下，可以省略形成电极1106的步骤，从而能够降低成本。当不用电极1106而直接将第一电极1007连接至电极1006时，根据用于形成第一电极1007的材料或方法，第一电极1007对电极1006的覆盖可能不好，电极1006可能会断裂。考虑到这种情况，有利的是如图67B所示，利用提供于绝缘膜1108中的接触孔中的电极1106将电极1006和第一电极1007彼此连接。绝缘膜1108可以具有与第二绝缘膜1005类似的结构。电极1106可以具有与电极1006类似的结构。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式16)在本实施模式中，描述实际形成像素的例子。图68为实施模式11到14中所述的屏板的像素的截面图。这里，所示出的例子中，TFT被用作设置于像素中的开关元件，发光元件被用作设置于像素中的显示介质。注意，用与图67A和67B中相同的附图标记表示与实施模式15中所示的图67A和67B中相同的部分，并省略它们的描述。图68所示的像素与实施模式15所示的图67A不同之处在于TFTl 100和电容器 1101的结构。图68示出了将底栅极TFT用作TFT 1100的例子。TFT 1100包括栅电极 2803 ；包括沟道形成区2806、LDD区观07和杂质区观08的半导体层；以及栅电极观03和半导体层之间的第一绝缘膜观05。第一绝缘膜观05起到TET 1100的栅极绝缘膜的功能。 杂质区观08起到TFT 1100的源极区和漏极区的功能。电容器1101由作为电介质的第一绝缘膜观05和作为一对电极的半导体层和电极 2804形成，半导体层和电极观04彼此相对，其间插置有第一绝缘膜观05。半导体层包括沟道形成区^09、LDD区观10和杂质区观11。注意，图68所示的例子中，像素中所包括的电容器具有半导体层，还具有电极观04，该半导体层与作为TFT 1100的有源层的半导体层同时形成，作为一对电极中的一个，电极观04与TFT1100的栅电极同时形成，作为另一个电极，不过本发明不限于此结构。对于包括沟道形成区2806、LDD区观07和杂质区观08的半导体层以及包括沟道形成区^09、LDD区观10和杂质区观11的半导体层而言，可以使用与图67A和67B中的半导体层1002和半导体层1102类似的材料。对于栅电极观03和电极观04而言，可以使用与图67A和67B中的栅电极1004类似的材料。
沟道形成区观06和沟道形成区观09可以掺有赋予导电类型的杂质元素。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式17)在本实施模式中，描述实际形成像素的例子。图69A和69B为实施模式13和14 中描述的屏板的像素的截面图。这里，所示出的例子中，TFT被用作设置于像素中的开关元件，发光元件被用作设置于像素中的显示介质。注意，用与图67A和67B中相同的附图标记表示与实施模式15中所示的图67A和67B中相同的部分，并省略它们的描述。图69A和69B所示的像素与实施模式15中所示的图67A不同之处在于TFT 1100 和电容器1101的结构。图69A所示的例子中，将具有沟道蚀刻结构的底栅极TFT用作TFT 1100。图69B所示的例子中，将具有沟道保护结构的底栅极TFT用作TFT 1100。图69B中所示的具有沟道保护结构的TFT 1100与图69A中所示的具有沟道蚀刻结构的TFT 1100不同之处在于，在形成沟道的半导体层四06的区域上方提供充当蚀刻掩模的绝缘体3001。在图69A和69B中，TFT 1100包括栅电极四93、栅电极四93上方的第一绝缘膜四05、第一绝缘膜四05上方的半导体层四06和半导体层四06上方的N型半导体层四08和 2909。第一绝缘膜四05起到TFT 1100的栅极绝缘膜的功能。N型半导体层四08和四09起到TFT 1100的源极和漏极的功能。分别在N型半导体层四08和四09上方形成电极四11 和四12。电极四11的一端延伸到未形成半导体层四06的区域，在该区域中，将电极1006 形成为与电极四11的顶部接触。电容器1101由作为电介质的第一绝缘膜四05 ；作为电极之一的电极四04 ；以及作为另一个电极的与电极四04相对的半导体层四07 (其间插置有第一绝缘膜290 、半导体层上方的N型半导体层四10和N型半导体层四10上方的电极四13形成。可以与栅电极四93同时形成电极四04。可以与半导体层四06同时形成半导体层四07。可以与N型半导体层四08和四09同时形成N型半导体层四10。可以与电极四11和四12同时形成电极 2913。对于栅电极四93和电极四04而言，可以使用与图67A和67B中的栅电极1004类似的材料。对于半导体层四06和四07而言，可以使用非晶半导体膜。对于第一绝缘膜四05 而言，可以使用与图67A和67B中的第一绝缘膜1003类似的材料。对于电极四11、2912和四13，可以使用与电极1006类似的材料。对于N型半导体层四10、2908和四09，可以使用含有N型杂质元素的半导体膜。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式18)在本实施模式中，描述实际形成像素的例子。图70A到70C为实施模式14中所述的屏板的像素的截面图。这里，所示出的例子中，TFT被用作设置于像素中的开关元件，液晶元件被用作设置于像素中的显示介质。图70A、70B和70C中所示的像素均表现出如下结构，其中，在实施模式15的图 67A和67B所示的结构以及实施模式16的图68所示的结构中提供液晶元件代替发光元件 1011。用与图67A、67B和68中相同的附图标记表示与图67A、67B和68中相同的部分，并省略它们的描述。液晶元件包括第一电极4000，形成于第一电极4000上方的配向膜4001，液晶层 4002，配向膜4003和第二电极4004。当在第一电极4000和第二电极4004之间施加电压时，液晶的取向发生变化，由此液晶元件的透射率发生变化。在相对基板4005上形成第二电极4004和配向膜4003。可以将第一电极4000和第二电极4004之一或两者形成为透明电极。对于透明电极而言，可以使用含有氧化钨的氧化铟(IWO)、含有氧化钨和氧化锌的氧化铟(IWZO)、含有氧化钛的氧化铟(ITiO)、含有氧化钛的氧化铟锡(ITTiO)等。不用说，也可以使用氧化铟锡 (ITO)、氧化铟锌(IZO)、掺有氧化硅的氧化铟锡(ITSO)等。第一电极4000和第二电极4004 中的另一个可以由不透光的材料形成。例如，可以使用诸如Li和Cs的碱金属，诸如Mg、Ca 和Sr的碱土金属，含有这些元素的合金^8^841:1^和1%:111)，这些元素的化合物(CaF2 和氮化钙)或诸如％和Er的稀土金属。对于液晶层4002而言，可以自由使用已知的液晶。例如，可以将铁电液晶或反铁电液晶用于液晶层4002。此外，作为液晶的驱动方法，可以自由使用TN(扭转向列)模式、 MVA(多域垂直配向)模式、ASM(轴向对称排列微单元)模式、OCB(光学补偿弯曲)模式等。虽然本实施模式示出了将电压施加到液晶层4002的一对电极(第一电极4000和第二电极4004)是在不同基板上形成的例子，但本发明不限于此。第二电极4004可以形成于基板1000上。那么，可以使用IPS(平面内切换)模式作为液晶的驱动方法。此外，可以根据液晶层4002的材料省略配向膜4001和配向膜4003之一或二者。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式19)在本实施模式中，描述实际形成像素的例子。图71A和71B为实施模式14中所述的屏板的像素的截面图。这里，所示出的例子中，TFT被用作设置于像素中的开关元件，液晶元件被用作设置于像素中的显示介质。图7IA和71B中所示的像素均表现出在实施模式17的图69A和69B中所示的结构中提供液晶元件代替发光元件1011的结构。用与图69A和69B中相同的附图标记表示与图69A和69B中相同的部分，并省略它们的描述。此外，液晶元件等的结构与实施模式17 的图70A到70C所示的结构类似；因此将省略它们的描述。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式20)本实施模式将描述其上形成像素的基板被密封的结构。图72A为通过密封其上形成像素的基板而形成的屏板的顶视图，图72B和72C为沿着图72A的线A-A'的截面图。图 72B和72C示出了通过不同方法进行密封的例子。在图72A到72C中，在基板1401上方设置具有多个像素的像素部分1402，提供密封剂1406以便包围像素部分1402，且密封剂1407贴附于基板1401。对于像素的结构而言， 可以使用实施模式16、17或18中所示的结构。在图72B中的显示屏板中，密封剂1407对应于相对基板1421。相对基板1421是透明的，利用密封剂1406作为粘结层将其贴附于基板1401。通过基板1401、相对基板1421 和密封剂1406形成气密密封空间1422。相对基板1421具有滤色器1420和用于保护滤色器的保护膜1423。提供于像素部分1402中的发光元件所发的光通过滤色器1420向外发射。 用惰性树脂、液体等填充气密密封空间1422。注意，作为用于填充气密密封空间1422的树脂，可以使用其中分散了吸收剂的透光树脂。或者，可以将相同的材料用于密封剂1406和填充气密密封空间1422的材料，从而能够同时进行相对基板1421的贴附和像素部分1402 的密封。在图72C中所示的显示屏板中，密封剂1407对应于密封剂1424。使用密封剂1406 作为粘结层将密封剂1似4贴附到基板1401。通过基板1401、密封剂1406和密封剂1似4 形成气密密封空间1408。预先在密封剂14M的凹陷部分中提供吸收剂1409，在气密密封空间1408内部，吸收剂1409通过吸收湿气、氧气等保持气氛并抑制发光元件的劣化。用细目覆盖材料1410覆盖凹陷部分，覆盖材料1410透过空气和湿气，但不透过吸收剂1409。可以用诸如氮气或氩气的稀有气体或惰性树脂或液体填充气密密封空间1408。在基板1401上，提供用于将信号传输到像素部分1402等的输入端子部分1411。 通过FPC(柔性印制电路)1412将诸如视频信号的信号传输到输入端子部分1411。在输入端子部分1411，利用其中散布了导体的树脂(各向异性导电树脂ACF)将形成于基板1401 上的线路和提供于FPC(柔性印制电路)1412中的线路彼此电连接。可以在与像素部分1402相同的基板1401上形成用于向像素部分1402输入信号的驱动电路。或者，用于向像素部分1402输入信号的驱动电路可以形成于IC芯片上，该IC 芯片可以通过COG(玻璃上芯片)连接至基板1401，或者可以通过TAB(带式自动接合)或使用印制电路板将该IC芯片设置于基板1401上。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式21)可以将本发明应用于将用于向屏板输入信号的电路安装在屏板上的显示模块。图73示出了组合了屏板980和电路板984的显示模块。虽然图73示出了将控制器电路985、信号分割电路986等形成于电路板984上方的例子，但是形成于电路板984上方的电路不限于此。可以形成任何能够生成用于控制屏板的信号的电路。将从形成于电路板984上方的电路输出的信号通过连接线路987输入到屏板980。屏板980包括像素部分981、源极驱动器982和栅极驱动器983。屏板980可以具有类似于实施模式11到14中所示的那些构造中的任何一种的构造。虽然图73示出了源极驱动器982和栅极驱动器983与像素部分981形成于同一基板上的例子，本发明的显示模件不限于此。可以仅将栅极驱动器983与像素部分981形成于同一基板上，而源极驱动器982可以形成于电路板上。或者，源极驱动器982和栅极驱动器983都可以形成于电路板上。可以使用这种显示模块形成各种电子装置的显示部分。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式22)
可以将本发明用于各种电子装置。电子装置的例子包括照相机(例如摄像机或数字照相机)、投影仪、头戴式显示器(例如风镜显示器)、导航系统、车载立体声、个人计算机、游戏机、便携式信息终端(例如移动计算机、移动电话或电子图书)、设有记录介质的图像复现装置等。作为设有记录介质的图像复现装置的例子，有复现诸如数字多用盘(DVD) 的记录介质的内容且具有显示所复现的图像的显示器的装置等。图74A到74D示范性地示出了这样的电子装置。图74A示出了一种膝上型个人计算机，其包括主体911、外壳912、显示部分913、键盘914、外部连接端口 915、定点设备916等。将本发明应用于显示部分913。利用本发明， 能够降低显示部分的功率消耗。图74B示出了设有记录介质(具体而言为DVD播放机)的图像复现装置，其包括主体921、外壳922、第一显示部分923、第二显示部分924、记录介质(例如DVD)读取部分 925、操作键926、扬声器部分927等。第一显示部分923主要显示图像数据，而第二显示部分拟4主要显示文本数据。将本发明应用于第一显示部分923和第二显示部分924。利用本发明，能够降低显示部分的功率消耗。图74C示出了一种移动电话，其包括主体931、音频输出部分932、音频输入部分 933、显示部分934、操作开关935、天线936等。将本发明应用于显示部分934。利用本发明，能够降低显示部分的功率消耗。图74D示出了一架相机，其包括主体941、显示部分942、外壳943、外部连接端口 944、遥控器接收部分945、图像接收部分946、电池947、音频输入部分948、操作键949等。 将本发明应用于显示部分942。利用本发明，能够降低显示部分的功率消耗。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。(实施模式23)本实施模式将参考附图描述将具有本发明的像素构造的显示装置用于显示屏的显示部分的例子。可以将其显示部分具有有着本发明的像素构造的显示装置的显示屏结合到活动物体、建筑物等中。图41A和41B均示出了结合了显示装置的活动物体，作为其显示部分具有有着本发明的像素构造的显示装置的示范性显示屏。图41A示出了贴附于列车车厢9701中的玻璃门上的显示屏9702作为示范性的结合了显示装置的活动物体。图41A中所示的显示屏 9702的显示部分具有有着本发明的像素构造的显示装置，其能够容易地响应于外部信号切换显示部分上显示的图像。因此，可以根据乘客年龄或性别变化的时间周期周期性地切换显示屏上的图像，由此可以期望会实现更为有效的广告效果。注意，设置其显示部分具有有着本发明的像素构造的显示装置的显示屏的位置不限于如图41A所示的列车车厢的玻璃门，从而能够通过改变屏板的性状将显示屏提供于任何地方。图41B示出了其例子。图41B示出了列车车厢的内视图。在图41B中，除了在图41A中所示出的贴附于玻璃门上的显示屏9702之外，还示出了贴附于玻璃窗上的显示屏9703和悬于天花板上的显示屏9704。具有本发明的像素构造的显示屏9703具有自照明显示元件。因此，通过在交通高峰时间显示广告图像而在非高峰时间不显示图像，乘客可以通过车窗观看外部景观。此外，通过在膜形式的基板上提供自照明显示元件和诸如有机晶体管的开关元件，可以灵活地弯折具有本发明的像素构造的显示屏9704，且可以通过驱动自照明显示元件在显示屏 9704上显示图像。参考图42描述另一例子，其中，将显示部分具有有着本发明的像素构造的显示装置的显示屏应用于结合了显示装置的活动物体。图42示出了结合了显示装置的活动物体作为其显示部分具有有着本发明的像素构造的显示装置的示范性显示屏。图42示出了结合到车厢9902内的显示屏9901作为结合有显示装置的示范性活动物体。图42所示的显示部分具有有着本发明的像素构造的显示装置的显示屏9901被结合到车厢内，并按照需要显示车辆运行信息或从车外输入的信息。 此外，它还具有指向车辆目的地的导航功能。注意，设置其显示部分具有有着本发明的像素构造的显示装置的显示屏的位置不限于如图42所示的车厢的前部，因此可以通过改变屏板的性状将显示屏提供在任何地方， 例如玻璃窗或门上。参考图43A和4 描述另一例子，其中，将显示部分具有有着本发明的像素构造的显示装置的显示屏应用于结合了显示装置的活动物体。图43A和4 均示出了结合了显示装置的活动物体，作为其显示部分具有有着本发明的像素构造的显示装置的示范性显示屏。图43A示出了飞机机身10101中结合到乘客座位上方天花板一部分中的显示屏10102作为结合有显示装置的示范性活动物体。利用铰链部分10103将图43A所示的其显示部分具有有着本发明的像素构造的显示装置的显示屏10102固定到机身10101，从而乘客能够借助于铰链部分10103的伸缩运动看到显示屏 10102。显示屏10102根据乘客的操作具有显示信息的功能以及广告或娱乐装置的功能。 此外，通过如图4 所示将铰链部分10103折叠到天花板上，将显示屏10102收藏到机身 10101中，可以确保飞机起飞和着陆时的安全。注意，在紧急时刻通过点亮显示屏的显示元件，显示屏也可以被用作指示灯。注意，设置其显示部分具有有着本发明的像素构造的显示装置的显示屏的位置不限于如图43A和4 所示的机身10101的天花板，因此可以通过改变屏板的性状将显示屏提供在任何地方，例如座位或门上。例如，可以将显示屏设于座位背后，使得后排座位的乘客可以操作和观看显示屏。虽然本实施模式已经展示了列车车厢、汽车车厢和飞机机身作为示范性活动物体，本发明不局限于这些，可以将本发明应用于摩托车、四轮运输工具(包括小汽车、公共汽车等)、列车(包括单轨铁路、铁路等)、船舶和运载器等。通过利用其显示部分具有有着本发明的像素构造的显示屏，可以实现显示屏尺寸和功率消耗的减小，且可以提供具有能够优异地运行的显示媒体的活动物体。具体而言，由于可以一次切换在活动物体中结合的多个显示屏上显示的图像，本发明相当有利之处在于，可以将其应用于针对未定数量的客户的广告媒介或紧急时刻中的信息显示板。参考图53描述一例，其中显示部分具有有着本发明的像素构造的显示装置的显示屏被应用于一结构。图53示出了一例作为显示部分具有有着本发明的像素构造的显示装置的示范性显示屏，其中，通过在膜形式的基板上提供自照明显示元件和诸如有机晶体管的开关元件形成柔性显示屏，通过驱动自照明显示元件可以在显示屏上显示图像。在图53中，显示屏提供于作为一种结构的外部圆柱物体，例如电话线杆的弯曲表面上，具体而言，这里示出的是这样的结构，其中显示屏9802贴附于作为柱状物体的电话线杆9801上。图53中所示的显示屏9802大约位于电话线杆一半高度处，从而高于人眼的水平高度。当从活动物体9803观看显示屏时，能够识别出显示屏9802上的图像。通过在提供于大量并立在一起的外部的电话线杆上的显示屏9802上显示相同的图像，观看者能够识别出所显示的信息或广告。利用外部信号，图53中的提供于电话线杆9801上的显示屏9802 可以容易地显示相同的图像；因此，可以预期能够实现相当高效的信息显示和广告发布效果。此外，当提供自照明显示元件作为本发明的显示屏中的显示元件时，显示屏可以有效地被用作即使在夜间也高度可见的显示媒体。参考图M描述一例，其中显示部分具有有着本发明的像素构造的显示装置的显示屏被应用于一结构，该例与图53不同。图M示出了显示部分具有有着本发明的像素构造的显示装置的显示屏的另一应用例。在图M中，示出了结合到预制浴器单元10002的侧壁中的显示屏10001的例子。图 54中所示的其显示部分具有有着本发明的像素构造的显示装置的显示屏10001被结合到预制浴器单元中，使得洗浴者能够观看显示屏10001。显示屏10001根据洗浴者的操作具有显示信息的功能以及广告或娱乐装置的功能。设置显示部分具有有着本发明的像素构造的显示装置的显示屏的位置不限于图 54所示的预制浴器单元10002的侧壁，因此可以通过改变屏板的性状将显示屏提供于任何地方。例如，可以将显示屏结合到浴镜或浴缸的一部分中。图55示出了在建筑物内提供具有大显示部分的电视机的例子。图55包括外壳 8010、显示部分8011、作为操作单元的遥控装置8012、扬声器部分8013等。将显示部分具有有着本发明的像素构造的显示装置的显示屏用于显示部分8011的制造中。将图55中的电视机结合到建筑物中作为壁挂式电视机，能够不需要大的空间设置电视机。虽然本实施模式已经展示了电话线杆作为柱状物体，预制浴器单元等作为示范性结构，但本发明不限于此，能够将本发明应用于能够结合显示装置的任何结构。通过利用其显示部分具有有着本发明的像素构造的显示装置，可以实现显示装置尺寸和功率消耗的减小，且可以提供具有能够优异地运行的显示媒体的活动物体或结构。注意，可以将本实施模式自由地与本说明书中其他实施模式中的任何描述进行结合。此外，可以将在本实施模式中的描述的诸部分彼此组合。本申请以于2006年6月2日向日本特许厅提交的日本优先申请No. 2006-15M72 为基础，在此引入其全部内容作为参考。
权利要求
1.一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管与第七晶体管，其中所述第一晶体管的栅极和第一端子电连接到第一线路， 其中所述第一晶体管的第二端子电连接到所述第四晶体管的栅极， 其中所述第二晶体管的栅极电连接到第二线路， 其中所述第二晶体管的第一端子电连接到第四线路， 其中所述第二晶体管的第二端子电连接到所述第四晶体管的栅极， 其中所述第三晶体管的栅极电连接到第三线路， 其中所述第三晶体管的第一端子电连接到所述第四线路， 其中所述第三晶体管的第二端子电连接到所述第四晶体管的栅极， 其中所述第四晶体管的第一端子电连接到所述第一线路， 其中所述第四晶体管的第二端子电连接到所述第七晶体管的栅极， 其中所述第五晶体管的栅极电连接到所述第二线路， 其中所述第五晶体管的第一端子电连接到所述第四线路， 其中所述第五晶体管的第二端子电连接到所述第七晶体管的栅极， 其中所述第六晶体管的栅极电连接到所述第三线路， 其中所述第六晶体管的第一端子电连接到所述第四线路， 其中所述第六晶体管的第二端子电连接到所述第七晶体管的栅极， 其中所述第七晶体管的第一端子电连接到所述第四线路，并且其中所述第七晶体管的第二端子电连接到第五线路。
2.根据权利要求1所述的半导体装置，其中所述第一到第七晶体管中的每个晶体管具有相同的导电类型。
3.根据权利要求1所述的半导体装置，其中所述第一到第七晶体管中每个晶体管的半导体层包括非晶半导体。
4.一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管与第十一晶体管，其中所述第一晶体管的栅极电连接到第一线路， 其中所述第一晶体管的第一端子电连接到第二线路， 其中所述第一晶体管的第二端子电连接到所述第二晶体管的栅极， 其中所述第十一晶体管的栅极电连接到第四线路， 其中所述第十一晶体管的第一端子电连接到第五线路， 其中所述第十一晶体管的第二端子电连接到所述第二晶体管的栅极， 其中所述第六晶体管的栅极电连接到所述第二晶体管的栅极， 其中所述第六晶体管的第一端子电连接到所述第五线路， 其中所述第六晶体管的第二端子电连接到所述第八晶体管的栅极， 其中所述第五晶体管的栅极与第一端子电连接到所述第二线路， 其中所述第五晶体管的第二端子电连接到所述第八晶体管的栅极， 其中所述第七晶体管的栅极电连接到第三线路， 其中所述第七晶体管的第一端子电连接到所述第五线路，其中所述第七晶体管的第二端子电连接到所述第八晶体管的栅极， 其中所述第八晶体管的第一端子电连接到所述第二线路，其中所述第八晶体管的第二端子电连接到所述第三晶体管的栅极与所述第四晶体管的栅极，其中所述第九晶体管的栅极电连接到所述第二晶体管的栅极， 其中所述第九晶体管的第一端子电连接到所述第五线路，其中所述第九晶体管的第二端子电连接到所述第三晶体管的栅极与所述第四晶体管的栅极，其中所述第十晶体管的栅极电连接到所述第三线路， 其中所述第十晶体管的第一端子电连接到所述第五线路，其中所述第十晶体管的第二端子电连接到所述第三晶体管的栅极与所述第四晶体管的栅极，其中所述第四晶体管的第一端子电连接到所述第五线路， 其中所述第四晶体管的第二端子电连接到所述第二晶体管的栅极， 其中所述第三晶体管的第一端子电连接到所述第五线路， 其中所述第三晶体管的第二端子电连接到第六线路， 其中所述第二晶体管的第一端子电连接到所述第三线路，并且其中所述第二晶体管的第二端子电连接到所述第六线路。
5.根据权利要求4所述的半导体装置，其中所述第一到第十一晶体管中的每个晶体管具有相同的导电类型。
6.根据权利要求4所述的半导体装置，其中所述第一到第十一晶体管中每个晶体管的半导体层包括非晶半导体。
7.一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管与第四晶体管， 其中所述第一晶体管的栅极与第二端子电连接到所述第四晶体管的栅极， 其中所述第一晶体管的第一端子电连接到第二线路，其中所述第二晶体管的栅极电连接到第三线路， 其中所述第二晶体管的第一端子电连接到第一线路， 其中所述第二晶体管的第二端子电连接到所述第四晶体管的栅极， 其中所述第三晶体管的栅极电连接到第四线路， 其中所述第三晶体管的第一端子电连接到所述第二线路， 其中所述第三晶体管的第二端子电连接到所述第四晶体管的栅极， 其中所述第四晶体管的第一端子电连接到所述第二线路，并且其中所述第四晶体管的第二端子电连接到第五线路。
8.根据权利要求7所述的半导体装置，其中所述第一到第四晶体管中的每个晶体管具有相同的导电类型。
9.根据权利要求7所述的半导体装置，其中所述第一到第四晶体管中每个晶体管的半导体层包括非晶半导体。
全文摘要
提供一种用于移位寄存器等的电路。基本构造包括第一到第四晶体管和四个线路。将电源电势VDD提供给第一线路，将电源电势VSS提供给第二线路。将二元数字信号提供给第三线路和第四线路的每个。数字信号的H电平等于电源电势VDD，数字信号的L电平等于电源电势VSS。第三线路和第四线路的电势的组合有四种。通过电势的任意组合可以截止第一晶体管到第四晶体管的每个。亦即，由于没有一直导通的晶体管，可以抑制晶体管特性的劣化。
文档编号G09G3/36GK102214433SQ20111019229
公开日2011年10月12日 申请日期2007年6月1日 优先权日2006年6月2日
发明者梅崎敦司 申请人:株式会社半导体能源研究所