源极驱动器及其操作方法和具有该源极驱动器的设备的制作方法

源极驱动器及其操作方法和具有该源极驱动器的设备的制作方法
【专利摘要】本发明提供了一种源极驱动器、该源极驱动器的操作方法以及具有该源极驱动器的设备，该操作方法通过使用具有不同时序的时钟信号来复用数据，该设备用于执行该方法。同时执行存储和复用（或划分）数据。所述设备包括第一锁存器电路和第二锁存器电路，所述第一锁存器电路根据不重叠的多个锁存控制信号并行地设置以串行方式输入的数据块，所述第二锁存器电路根据时钟信号同时地锁存以并行方式设置的数据块。
【专利说明】源极驱动器及其操作方法和具有该源极驱动器的设备
[0001]相关申请的交叉引用
[0002]本申请要求2012年9月3日提交至韩国知识产权局的的韩国专利申请N0.10-2012-0096905和2012年9月5日提交至韩国知识产权局的韩国专利申请N0.10-2012-0098490的优先权，在此通过引用方式将这些申请的全部内容并入本文。
【技术领域】
[0003]本发明一般性构思的实施例涉及源极驱动器，更具体地涉及一种能够通过使用各自具有不同时序的时钟信号来复用数据的源极驱动器、该源极驱动器的操作方法以及具有该源极驱动器的装置。本发明一般性构思的实施例还涉及显示装置，更具体地涉及一种可以使用多种点反转模式的源极驱动器以及具有该源极驱动器的显示装置。
【背景技术】
[0004]源极驱动器或数据线驱动器将与待显示的图像数据对应的数字信号转换为模拟信号，然后将转换后的模拟信号提供给显示面板的像素，从而可以显示图像数据。
[0005]为了防止液晶显示器(IXD)的性能降低(例如串扰现象或闪烁)，普通的源极驱动器使每一帧中提供至像素的模拟信号的极性反转。这被称为极性反转驱动。
[0006]极性反转驱动模式包括帧反转模式、列反转模式、行反转模式和点反转模式。
[0007]在帧反转模式中，在一帧中提供至像素的模拟信号的极性都相同。对于列反转模式，在各列中提供至相邻像素的模拟信号的极性彼此不同。对于行反转模式，在各行中提供至相邻像素的模拟信号的极性彼此不同。
[0008]点反转模式包括单点反转模式和η点反转模式(η为大于I的自然数)，在单点反转模式中，提供至相邻像素的模拟信号的极性彼此不同，而在η点反转模式中，提供至η个相邻像素的模拟信号的极性彼此相同并且供至这η个相邻像素的模拟信号的极性与提供至与这η个像素相邻的像素的模拟信号的极性不同。
[0009]在极性反转驱动之中，点反转模式的串扰现象最小。因此，点反转模式广泛地用于大型显不器和移动显不器。
[0010]源极驱动器可以包括数字-模拟转换电路，其中该数字-模拟转换电路包括P型解码器(或P型数字-模拟转换器)和N型解码器(或N型数字-模拟转换器)以实现点反转模式。
[0011]为了降低常规源极驱动器的电路的复杂性并且减小芯片的尺寸，相邻的信道可以共享数字-模拟转换电路。更具体地说，可以通过以下方式改进常规源极驱动器来降低数字-模拟转换电路的复杂性并且减小芯片的尺寸:根据极性控制信号在相邻信道之间交换数字信号(即，数据)，将交换后的数据都转换为模拟信号，然后再相互交换模拟信号。
[0012]对常规源极驱动器的进一步改进可以包括额外的复用器，以便在不同的点反转模式下操作。然而，源极驱动器的复杂性和芯片的尺寸会与复用器的数量成正比例地增加。
【发明内容】

[0013]本发明一般性构思的其他特征和应用将在下面的说明书中描述，并且在一定程度上，这些特征和应用将通过描述显而易见或者可以通过本发明一般性构思的实践而被了解。
[0014]本发明一般性构思的前述和/或其他特征和应用可以通过提供一种源极驱动器来实现，其中该源极驱动器包括第一锁存器电路和第二锁存器电路，所述第一锁存器电路构造成根据不重叠的多个锁存控制信号并行设置以串行方式输入的数据块，所述第二锁存器电路构造成根据时钟信号同时地锁存以并行方式设置的数据块。所述源极驱动器还可以包括锁存器控制电路，所述锁存器控制电路构造成根据选择信号连续地生成所述不重叠的多个锁存控制信号。
[0015]所述锁存器控制电路包括多个复用器，所述多个复用器中的每一个都构造成根据所述选择信号来将多个锁存时钟信号之一输出作为多个锁存控制信号之一。
[0016]所述多个复用器中的每一个都将多个锁存时钟信号交替地输出作为一个锁存控制信号。
[0017]所述源极驱动器还包括控制电路，所述控制电路构造成基于极性控制信号和反转模式控制信号来生成所述选择信号。
[0018]所述源极驱动器包括:数字-模拟转换电路，其构造成将所述第二锁存器电路的各输出信号转换为模拟信号；复用电路，其构造成根据所述选择信号重新设置所述模拟信号；以及输出缓冲电路，其构造成缓冲并输出重新设置的模拟信号。
[0019]本发明一般性构思的前述和/或其他特征和应用还可以通过提供一种显示装置来实现，所述显示装置包括源极驱动器和显示面板，所述显示面板根据从栅极驱动器输出的选通信号来显示所述源极驱动器的各输出信号。
[0020]本发明一般性构思的前述和/或其他特征和应用还可以通过提供一种处理数据的方法来实现，所述方法包括步骤:根据不重叠的多个锁存控制信号并行设置以串行方式输入的数据块；以及根据时钟信号同时地锁存以并行方式设置的数据块。
[0021]所述方法还包括根据根据选择信号连续地生成所述不重叠的多个锁存控制信号。
[0022]连续地生成所述不重叠的多个锁存控制信号的步骤包括根据所述选择信号来将多个锁存时钟信号交替地输出作为锁存控制信号之一。
[0023]本发明一般性构思的前述和/或其他特征和应用还可以通过提供一种源极驱动器来实现，所述源极驱动器包括:多个第一类型解码器；多个第二类型解码器，所述多个第二类型解码器中的每一个与所述多个第一类型解码器中的每一个形成对称配对；多个复用器，所述多个复用器中的每一个都构造成根据多个选择信号中的相应一个选择信号分别输出形成对称配对的两个解码器的输出信号中的一个输出信号；以及多个缓冲器，所述多个缓冲器的每一个构造成缓冲所述多个复用器中的相应一个复用器的输出信号。
[0024]所述多个第一类型解码器实现在第一区域中，所述多个第二类型解码器实现在第二区域中。
[0025]所述第一区域与所述第二区域是电气分开的。所述第一区域可以是N型阱，所述第二区域可以是P型阱。
[0026]所述源极驱动器还可以包括控制电路，所述控制电路根据极性控制信号和反转模式控制信号来生成所述多个选择信号。
[0027]所述多个第一类型解码器中的每一个都可以实现为形成于N型阱中的P型晶体管，所述多个第二解码器中的每一个都可以实现为形成于P型阱中的N型晶体管。
[0028]所述多个缓冲器中的每一个都可以为单位增益缓冲器，所述单位增益缓冲器可以为轨到轨缓冲器。
[0029]本发明一般性构思的前述和/或其他特征和应用还可以通过提供一种显示装置来实现，所述显示装置包括源极驱动器和显示面板，所述显示面板根据从栅极驱动器输出的选通信号来显示所述多个缓冲器的各输出信号。
[0030]本发明一般性构思的前述和/或其他特征和应用还可以通过提供一种源极驱动器来实现，所述源极驱动器包括:解码器，其包括多个第一类型解码器和多个第二类型解码器，所述多个第二类型解码器中的每一个与所述多个第一类型解码器中的每一个形成对称配对；多个缓冲器，所述多个缓冲器中的每一个缓冲所述多个解码器中的相应一个解码器的输出信号；以及多个复用器，所述多个复用器中的每一个都根据多个选择信号中的相应一个选择信号输出对应于对称配对的各缓冲器的输出信号中的一个输出信号。
[0031]所述多个第一类型解码器可以实现在第一区域中，所述多个第二类型解码器可以实现在第二区域中，并且所述第一区域与所述第二区域可以是电气分开的。
[0032]所述第一区域可以是N型讲，所述第二区域可以是P型阱。
[0033]所述源极驱动器还可以包括控制电路，所述控制电路根据极性控制信号和反转模式控制信号生成所述多个选择信号。
[0034]所述多个第一类型解码器中的每一个都可以实现为形成于N型阱中的P型晶体管中，所述多个第二解码器中的每一个都可以实现为形成于P型阱中的N型晶体管中。
[0035]本发明一般性构思的前述和/或其他特征和应用还可以通过提供一种显示装置来实现，所述显示装置包括源极驱动器和显示面板，所述显示面板根据从栅极驱动器输出的选通信号来显示所述多个复用器的各输出信号。
[0036]本发明一般性构思的前述和/或其他特征和应用还可以通过提供一种操作源极驱动器的方法来实现，所述方法包括步骤:通过使用具有不同时序的多个控制信号来锁存以串行方式输入的数据；根据时钟信号以并行方式同时地传输被锁存数据；以及根据反转模式重新设置并输出被传输数据。
[0037]传输被锁存数据的步骤还可以包括:使用多个第一类型解码器和多个第二类型解码器将被传输数据转换为模拟信号。
[0038]重新设置并输出被传输数据的步骤还可以包括:根据极性控制信号和反转模式控制信号生成多个选择信号；以及根据所述多个选择信号中的相应一个选择信号来输出形成对称配对的第一类型解码器和第二类型解码器的输出信号中的一个输出信号。
[0039]本发明一般性构思的前述和/或其他特征和应用还可以通过提供一种电子设备来实现，所述电子设备包括:接口，所述接口构造成接收图像数据，并且输出多个控制信号、时钟信号和数据块；源极驱动器，所述源极驱动器具有第一锁存器电路和第二锁存器电路，所述第一锁存器电路构造成根据不重叠的多个锁存控制信号并行地设置从所述接口以串行方式输入的数据块，所述第二锁存器电路构造成根据所述时钟信号同时地锁存以并行方式设置的数据块，并且所述源极驱动器构造成根据来自所述接口的控制信号来生成锁存控制信号并输出显示信号；栅极驱动器，所述栅极驱动器根据来自所述接口的控制信号来输出选通信号；以及显示面板，所述显示面板根据来自源极驱动器的显示信号和来自栅极驱动器的选通信号显示图像。
[0040]所述源极驱动器还可以包括数字-模拟转换电路，所述数字-模拟转换电路构造成将来自所述第二锁存器电路的各输出信号转换为模拟信号。
[0041]所述源极驱动器还可以包括复用器电路，所述复用器电路构造成根据至少一个选择信号重新设置所述模拟信号并将所述模拟信号输出至所述显示面板。
[0042]所述源极驱动器还可以包括控制电路，所述控制电路构造成基于来自所述接口的极性控制信号和反转模式控制信号来生成所述至少一个选择信号。
【专利附图】

【附图说明】
[0043]结合附图，从下面实施例的描述中将会清楚并更容易地理解本发明一般性构思的这些和/或其他方面和应用，在附图中:
[0044]图1是根据本发明一般性构思的示例性实施例的源极驱动器的示意性框图；
[0045]图2是图1所示的数据锁存电路的示意性框图；
[0046]图3是示出图2所示的数据锁存电路的示例性实施例的电路图；
[0047]图4是示出图3所示的数据锁存电路的操作的时序图；
[0048]图5是示出图2所示的锁存器控制电路的示例性实施例的电路图；
[0049]图6是示出图2所示的数据锁存块的示例性实施例的电路图；
[0050]图7是示出图6所示的数据锁存电路的操作的示例性实施例的时序图；
[0051]图8是示出图6所示的数据锁存电路的操作的另一个示例性实施例的时序图；
[0052]图9是示出图2所示的数据锁存块的另一个示例性实施例的电路图；
[0053]图10是示出图2所示的数据锁存电路的另一个示例性实施例的电路图；
[0054]图11是示出图9所示的数据锁存电路的操作的时序图；
[0055]图12是示出图2所示的锁存器控制电路的另一个示例性实施例的电路图；
[0056]图13是示出图2所示的数据锁存块的另一个示例性实施例的电路图；
[0057]图14是示出图13所示的数据锁存块的操作的示例性实施例的时序图；
[0058]图15是示出图13所示的数据锁存块的操作的另一个示例性实施例的时序图；
[0059]图16是示出图2所示的数据锁存电路的另一个示例性实施例的电路图；
[0060]图17是根据本发明一般性构思的另一个示例性实施例的源极驱动器的示意性框图；
[0061]图18是图17所示的数据锁存电路的示意性框图；
[0062]图19是图17所示的数字-模拟转换电路、复用电路和输出缓冲电路的框图；
[0063]图20是示出图19所示的复用电路的操作的时序图；
[0064]图21是示出图19所示的复用电路在反转模式控制信号指示单点反转模式并且极性控制信号为低电平时的操作的框图；
[0065]图22是示出图19所示的复用电路在反转模式控制信号指示单点反转模式并且极性控制信号为高电平时的操作的框图；
[0066]图23是示出图19所示的复用电路在反转模式控制信号指示两点反转模式并且极性控制信号为低电平时的操作的框图；
[0067]图24是示出图19所示的复用电路在反转模式控制信号指示两点反转模式并且极性控制信号为高电平时的操作的框图；
[0068]图25是示出图19所示的复用电路在反转模式控制信号指示三点反转模式并且极性控制信号为低电平时的操作的框图；
[0069]图26是示出图19所示的复用电路在反转模式控制信号指示三点反转模式并且极性控制信号为高电平时的操作的框图；
[0070]图27是示出图19所示的复用电路在反转模式控制信号指示六点反转模式并且极性控制信号为低电平时的操作的框图；
[0071]图28是示出图19所示的复用电路在反转模式控制信号指示六点反转模式并且极性控制信号为高电平时的操作的框图；
[0072]图29是根据本发明一般性构思的另一个示例性实施例的源极驱动器的示意性框图；
[0073]图30是图29所示的数字-模拟转换电路、复用电路和输出缓冲电路的框图；
[0074]图31是示出图17所示的复用电路的操作的流程图；
[0075]图32是包括图1、图17或图29所示的源极驱动器的显示装置的示意性框图；以及
[0076]图33是包括图1、图17或图29所示的源极驱动器和接口的电子系统的示意性框图。
【具体实施方式】
[0077]本发明一般性构思的示例性实施例(S卩，通过使用具有不同时序或相位的时钟信号来复用输入数据的方法)可以用于多种数据处理装置或数据处理电路。为了便于阐述本发明一般性构思，源极驱动器被描述为数据处理装置的示例；然而，本发明一般性构思不限于此。
[0078]将详细参考本发明一般性构思的实施例，在附图中示出了这些实施例的各个示例，并且在全文中相同的附图标记表示相同的元件。下面描述这些实施例，以便在参考附图的同时阐述本发明一般性构思。
[0079]提供说明书中定义的要素(例如，详细的结构和元件)会有助于全面理解示例性实施例。因此，显然可以在没有这些具体定义的要素的情况下实现示例性实施例。此外，不会详细描述在现有技术中已知的功能或元件，这是因为对于它们的多余细节可能会混淆示例性实施例。
[0080]图1是根据本发明一般性构思的示例性实施例的源极驱动器的示意性框图。参考图1，数据处理装置(例如，源极驱动器1010)包括移位寄存器1100、控制电路1200、数据锁存电路1300、数字-模拟转换电路1400、复用电路1500和输出缓冲电路1600。
[0081]移位寄存器1100可以根据用来启动源极驱动器1010的操作的启动信号SE向数据锁存电路1300连续输出多个锁存时钟信号LCLK。多个锁存时钟信号LCLK (作为不重叠信号)具有不同的时序或相位。因此，数据处理装置1010可以通过使用多个锁存时钟信号LCLK或具有不同时序的信号来复用输入数据。[0082]控制电路1200可以基于极性控制信号POL和反转模式控制信号DOT来输出至少一个选择信号SEL。
[0083]极性控制信号POL可以是每帧都交替转换的信号。例如，当极性控制信号POL在当前帧中为高电平时，极性控制信号POL在下一帧中会变为低电平。
[0084]反转模式控制信号DOT是用于控制显示面板的反转模式的信号。当反转模式控制信号DOT指示η点反转模式(η为自然数)时，控制电路1200会生成至少一个选择信号SEL，使得源极驱动器1010可以在η点反转模式下操作。
[0085]例如，当反转模式控制信号DOT指示单点反转模式时，控制电路1200会生成至少一个选择信号SEL，使得源极驱动器1010可以在单点反转模式(即，提供至相邻像素的模拟信号的极性彼此不同)下操作。又如，当反转模式控制信号DOT指示η点反转模式时，控制电路1200会生成至少一个选择信号SEL，使得源极驱动器1010可以在η点反转模式(即，提供至η个相邻像素的模拟信号的极性彼此相同并且提供至这η个像素的模拟信号的极性不同于提供至与这η个像素相邻的另外η个像素的模拟信号的极性)下操作。
[0086]数据锁存电路1300并行设置以串行方式输入的数据块DATA，并且根据多个锁存时钟信号LCLK、时钟信号CLK和至少一个选择信号SEL来锁存这些并行设置的数据块。
[0087]数据锁存电路1300可以根据选择信号SEL使用多个锁存时钟信号LCLK来生成多个锁存控制信号LCS (如图2和图4所示)，根据生成的多个锁存控制信号LCS来并行设置以串行方式输入的数据块DATA，并且根据时钟信号CLK同时地锁存以并行方式设置的数据块DATA。将参考图2至图16详细描述数据锁存电路1300的操作。
[0088]数字-模拟转换电路1400将数据锁存电路1300的输出信号转换为模拟信号。根据示例性实施例，数字-模拟转换电路1400可以包括多个正极数字-模拟转换器(或正极解码器)和多个负极数字-模拟转换器(或负极解码器)。
[0089]多个正极数字-模拟转换器中的每一个都可以将数据锁存电路1300的输出信号中的相应一个输出信号转换为正极模拟信号，多个负极数字-模拟转换器中的每一个都可以将数据锁存电路1300的输出信号中的相应一个输出信号转换为负极模拟信号。
[0090]为了便于阐述本发明一般性构思，模拟信号的极性被分成正极和负极。然而，本发明一般性构思不限于此。也就是说，在本发明一般性构思中的“正极”可以表示高于基准电压的电压，“负极”可以表示低于基准电压的电压。
[0091]复用电路1500可以根据至少一个选择信号SEL来重新设置数字_模拟转换电路1400的输出信号。也就是说，复用电路1500可以重新设置模拟信号，使得可以根据至少一个选择信号SEL来将模拟信号输出至相应的像素。
[0092]输出缓冲电路1600可以缓冲复用电路1500的输出信号并且将输出信号输出至显示面板的像素。根据示例性实施例，输出缓冲电路1600可以包括多个放大器。一旦输出缓冲电路1600的输出信号根据来自栅极驱动器2050 (如图32所示)的选通信号输出而提供至像素，图像就会被输出至显示器。
[0093]根据示例性实施例，移位寄存器1100、控制电路1200、数据锁存电路1300、数字-模拟转换电路1400、复用电路1500和输出缓冲电路1600可以实现为一个芯片或几个独立芯片。
[0094]图2是图1所示的数据锁存电路的示意性框图。参考图1和图2，数据锁存电路1300可以包括锁存器控制电路1310和数据锁存块1330。
[0095]锁存器控制电路1310可以根据至少一个选择信号SEL将多个锁存时钟信号LCLK输出作为多个锁存控制信号LCS。
[0096]例如，锁存器控制电路1310可以实现为多个复用器1311和1312 (如图3所示)、多个复用器1313至1316 (如图10所示)或多个复用器1317至1319 (如图16所示)，这些复用器根据至少一个选择信号SEL将多个锁存时钟信号LCLK之一输出作为多个锁存控制信号LCS之一ο
[0097]数据锁存块1330可以根据从锁存器控制电路1310输出的多个锁存控制信号LCS并行设置以串行方式输入的数据块DATA，并且根据时钟信号CLK同时地锁存以并行方式设置的数据块DATA。
[0098]数据锁存块1330可以包括第一锁存器电路1350和第二锁存器电路1370。第一锁存器电路1350根据从锁存器控制电路1310输出的多个锁存控制信号LCS并行设置以串行方式输入的数据块DATA。第二锁存器电路1370可以根据时钟信号CLK同时地锁存第一锁存器电路1350的输出信号，即，以并行方式设置的数据块DATA。
[0099]图3是示出图2所示的数据锁存电路的示例性实施例的电路图，图4是用于阐述图3所示的数据锁存电路的操作的时序图。
[0100]参考图1至图4，根据数据锁存电路1300的示例性实施例的数据锁存电路1300-1可以包括锁存器控制电路1310-1和数据锁存块1330-1。数据锁存块1330-1可以包括第一锁存器电路1350-1和第二锁存器电路1370-1。
[0101]锁存器控制电路1310-1可以包括多个复用器1311和1312，第一锁存器电路1350-1可以包括多个数据锁存器1351和1352，而第二锁存器电路1370-1可以包括多个数据锁存器1371和1372。
[0102]复用器1311可以根据选择信号SEL将多个锁存时钟信号LCLKl和LCLK2中的一个作为锁存控制信号LCSl输出至数据锁存器1351，复用器1312可以根据选择信号SEL将多个锁存时钟信号LCLKl和LCLK2中的另一个作为锁存控制信号LCS2输出至数据锁存器1352。也就是说,多个复用器1311和1312中的每一个可以分别输出不同的锁存时钟信号。
[0103]如图4所不，当选择信号SEL为高电平时，复用器1311可以输出锁存时钟信号LCLKl作为锁存控制信号LCSl，复用器1312可以输出锁存时钟信号LCLK2作为锁存控制信号 LCS2。
[0104]相反，当选择信号SEL为低电平时，复用器1311可以输出锁存时钟信号LCLK2作为锁存控制信号LCS1，复用器1312可以输出锁存时钟信号LCLKl作为锁存控制信号LCS2。
[0105]多个锁存时钟信号LCLKl和LCLK2是彼此不重叠或者具有不同时序的信号，使得多个锁存控制信号LCSl和LCS2可以是彼此不重叠或者具有不同时序的信号。
[0106]根据从复用器1311输出的锁存控制信号LCS1，数据锁存器1351可以锁存在以串行方式输入的数据块DATA中的在锁存控制信号LCSl被激活时输入的数据块。根据从复用器1312输出的锁存控制信号LCS2，数据锁存器1352可以锁存在以串行方式输入的数据块DATA中的在锁存控制信号LCS2被激活时输入的数据块。
[0107]如图4所示，数据锁存器1351可以锁存在锁存控制信号LCSl被激活时输入的数据块Yl-1或Y2-2，数据锁存器1352可以锁存在相应的锁存控制信号LCS2被激活时输入的数据块Y2-1或Yl-2。D1351是数据锁存器1351的输出信号，D1352是数据锁存器1352的
输出信号。
[0108]数据锁存器1371可以根据时钟信号CLK锁存从数据锁存器1351输出的数据块D1351。数据锁存器1372可以根据时钟信号CLK锁存从数据锁存器1352输出的数据块D1352。也就是说，数据锁存器1371和1372可以同时分别锁存数据锁存器1351和1352的输出信号D1351和D1352。
[0109]如图4所示，数据锁存器1371可以根据时钟信号CLK锁存从数据锁存器1351输出的数据块D1351=Y1-1或D1351=Y2-2。数据锁存器1372可以根据时钟信号CLK锁存从数据锁存器1352输出的数据块D1352=Y2-1或D1352=Yl-2。
[0110]图5是示出图2所示的锁存器控制电路的示例性实施例的电路图，图6是示出图2所示的数据锁存块的示例性实施例的电路图，图7是用于阐述图6所示的数据锁存电路的操作的示例性实施例的时序图，图8是用于阐述图6所示的数据锁存电路的操作的另一个示例性实施例的时序图。
[0111]参考图1、图2以及图5至图8，根据图2所示锁存器控制电路1310的示例性实施例的锁存器控制电路1310-2可以包括多个复用器131认、1312八、131川和13128。数据锁存块1330-2A可以包括第一锁存器电路1350-2A和第二锁存器电路1370-2A。
[0112]第一锁存器电路1350-2A可以包括数据锁存器1351A至1351F和数据锁存器1352A至1352F。第二锁存器电路1370-2A可以包括数据锁存器1371A至1371F和数据锁存器 1372A 至 1372F。
[0113]图6示意性示出了数据锁存电路1300，该数据锁存电路1300通过12条信道输出多个数据块，这些数据块通过具有6位宽度的总线输入；然而，本发明一般性构思不限于此。
[0114]图5所示的各个复用器1311A和1311B的功能和操作与图3所示的复用器1311的功能和操作相同或相似，各个复用器1312A和1312B的功能和操作与图3所示的复用器1312的功能和操作相同或相似。
[0115]复用器1311A可以根据选择信号SELl输出多个锁存时钟信号LCLKl和LCLK2中的一个作为锁存控制信号LCSI,复用器1312A可以根据选择信号SELI输出多个锁存时钟信号LCLKl和LCLK2中的另一个作为锁存控制信号LCS2。
[0116]如图7所不，当选择信号SELl为高电平时,复用器1311A可以输出锁存时钟信号LCLKl作为锁存控制信号LCS1，复用器1312A可以输出锁存时钟信号LCLK2作为锁存控制信号LCS2。
[0117]相反，当选择信号SELl为低电平时，复用器1311A可以输出锁存时钟信号LCLK2作为锁存控制信号LCS1，复用器1312A可以输出锁存时钟信号LCLKl作为锁存控制信号LCS2。
[0118]复用器1311B可以根据选择信号SEL2输出多个锁存时钟信号LCLKl和LCLK2中的一个作为锁存控制信号LCS3，复用器1312B可以根据选择信号SEL2输出多个锁存时钟信号LCLKl和LCLK2中的另一个作为锁存控制信号LCS4。
[0119]如图7所示，当选择信号SEL2为高电平时，复用器131IB可以输出锁存时钟信号LCLKl作为锁存控制信号LCS3，复用器1312B可以输出锁存时钟信号LCLK2作为锁存控制信号LCS4。
[0120]相反，当选择信号SEL2为低电平时，复用器1311B可以输出锁存时钟信号LCLK2作为锁存控制信号LCS3，复用器1312B可以输出锁存时钟信号LCLKl作为锁存控制信号LCS4。
[0121]图6所示的各个数据锁存器1351A至1351F的功能和操作与图3所示的数据锁存器1351的功能和操作相似，各个数据锁存器1352A至1352F的功能和操作与图3所示的数据锁存器1352的功能和操作相似。
[0122]各个数据锁存器1351A和1352A、数据锁存器1351B和1352B、数据锁存器1351C和1352C、数据锁存器1351D和1352D、数据锁存器1351E和1352E以及数据锁存器1351F和1352F可以接收通过相同总线以串行方式输入的数据块DATAl至DATA6。
[0123]多个数据锁存器1351A至1351F和1352A至1352F中的每一个都可以锁存在相应的锁存控制信号LCSl至LCS6被激活时输入的数据块。例如，参考图6和图7，数据锁存器1351A可以锁存在相应的锁存控制信号LCSl被激活时输入的数据块Yl-1或Y12-2，数据锁存器1352A可以锁存在相应的锁存控制信号LCS2被激活时输入的数据块Y12-1或Y1-2。
[0124]图6所示的各个数据锁存器1371A至1371F的功能和操作与图3所示的数据锁存器1371的功能和操作相似，图6所示的各个数据锁存器1372A至1372F的功能和操作与图3所示的数据锁存器1372的功能和操作相似。
[0125]多个数据锁存器1371A至1371F和1372A至1372F中的每一个都可以根据时钟信号(CLK)锁存从相应的数据锁存器(B卩，数据锁存器1351A至1351F和1352A至1352F之一)输出的数据块。例如，数据锁存器1371A可以根据时钟信号CLK锁存从数据锁存器1351A输出的数据块Yl-1或Y12-2。数据锁存器1372A可以根据时钟信号CLK锁存从数据锁存器1352A输出的数据块Y12-1或Y1-2。
[0126]通过多个数据锁存器1371A至1371F和1372A至1372F锁存的数据块可以被输出至数字-模拟转换电路1400。
[0127]当控制电路1200生成如图7所示的选择信号SELl和SEL2时，源极驱动器1010可以在单点反转模式(例如，提供至相邻像素的模拟信号的极性彼此不同)下操作。
[0128]另一方面，当控制电路1200生成如图8所示的选择信号SELl和SEL2时，源极驱动器1010可以在六点反转模式(例如，提供至六个相邻像素的模拟信号的极性彼此相同并且提供至这六个像素的模拟信号的极性不同于提供至与这六个像素相邻的另外六个像素的模拟信号的极性)下操作。
[0129]图9是示出图2所示的数据锁存块1330的另一个示例性实施例的电路图。参考图1、图2、图5以及图7至图9，数据锁存块1330-2B可以包括第一锁存器电路1350-2B和第二锁存器电路1370-2B。
[0130]第一锁存器电路1350-2B可以包括数据锁存器1351A至1351F和1352A至1352F。第二锁存器电路1370-2B可以包括数据锁存器1371A至1371F和1372A至1372F。
[0131]除了多个锁存控制信号LCSl至LCS4的输入路径不同以外，图9所示的多个数据锁存器1351A至1351F、1352A至1352F、1371A至1371F和1372A至1372F的功能和操作都与图6所示的多个数据锁存器1351A至1351F、1352A至1352F、1371A至1371F和1372A至1372F的功能和操作基本相同。[0132]各个数据锁存器1351AU351D和1352E可以锁存在锁存控制信号LCSl被激活时输入的数据块。各个数据锁存器1352DU352A和1351E可以锁存在锁存控制信号LCS2被激活时输入的数据块。
[0133]各个数据锁存器1351BU352C和1352F可以锁存在锁存控制信号LCS3被激活时输入的数据块。各个数据锁存器1351CU351F和1352B可以锁存在锁存控制信号LCS4被激活时输入的数据块。例如，数据锁存器1351A可以锁存在相应的锁存控制信号LCSl被激活时输入的数据块Yl-1或Y12-2，数据锁存器1352A可以锁存在相应的锁存控制信号LCS2被激活时输入的数据块Y12-1或Y1-2。
[0134]当控制电路1200生成如图7所示的选择信号SELl和SEL2时，源极驱动器1010可以在两点反转模式(例如，提供至两个相邻像素的模拟信号的极性彼此相同并且提供至这两个像素的模拟信号的极性不同于提供至与这两个像素相邻的另外两个像素的模拟信号的极性)下操作。
[0135]另一方面，当控制电路1200生成如图8所示的选择信号SELl和SEL2时，源极驱动器1010可以在三点反转模式(例如，提供至三个相邻像素的模拟信号的极性彼此相同并且提供至这三个像素的模拟信号的极性不同于提供至与这三个像素相邻的另外三个像素的模拟信号的极性)下操作。
[0136]图10是示出图2所示的数据锁存电路的另一个示例性实施例的电路图，图11是用于阐述图10所示的数据锁存电路的操作时序图。参考图1、图2、图10和图11，数据锁存电路1300-3可以包括锁存器控制电路1310-3和数据锁存块1330-3。数据锁存块1330-3可以包括第一锁存器电路1350-3和第二锁存器电路1370-3。
[0137]锁存器控制电路1310-3可以包括多个复用器1313至1316，第一锁存器电路1350-3可以包括多个数据锁存器1353至1356，第二锁存器电路1370-3可以包括多个数据锁存器1373至1376。
[0138]各个复用器1313至1316可以根据选择信号SEL将多个锁存时钟信号LCLKl至LCLK4中的相应一个锁存时钟信号输出作为各个锁存控制信号LCSl至LCS4。例如，复用器1313可以根据选择信号SEL将多个锁存时钟信号LCLKl和LCLK4中的一个作为锁存控制信号LCSl输出至数据锁存器1353。复用器1314可以根据选择信号SEL将多个锁存时钟信号LCLKl和LCLK4中的另一个作为锁存控制信号LCS2输出至数据锁存器1354。
[0139]复用器1315可以根据选择信号SEL将多个锁存时钟信号LCLK2和LCLK3中的一个作为锁存控制信号LCS3输出至数据锁存器1355。复用器1316可以根据选择信号SEL将多个锁存时钟信号LCLK2和LCLK3中的另一个作为锁存控制信号LCS4输出至数据锁存器1356。也就是说，各个复用器1313至1316可以将不同锁存时钟信号中的相应一个锁存时钟信号输出作为锁存控制信号。
[0140]如图11所不，当选择信号SEL为高电平时，复用器1313可以输出锁存时钟信号LCLKl作为锁存控制信号LCSl，复用器1314可以输出锁存时钟信号LCLK4作为锁存控制信号LCS2，复用器1315可以输出锁存时钟信号LCLK2作为锁存控制信号LCS3，复用器1316可以输出锁存时钟信号LCLK3作为锁存控制信号LCS4。
[0141]相反，当选择信号SEL为低电平时，复用器1313可以输出锁存时钟信号LCLK4作为锁存控制信号LCSl，复用器1314可以输出锁存时钟信号LCLKl作为锁存控制信号LCS2，复用器1315可以输出锁存时钟信号LCLK3作为锁存控制信号LCS3，复用器1316可以输出锁存时钟信号LCLK2作为锁存控制信号LCS4。
[0142]多个锁存时钟信号LCLKl至LCLK4是相互不重叠的信号，从而多个锁存控制信号LCSl至LCS4可以是相互不重叠的信号。
[0143]各个数据锁存器1353至1356可以锁存在从相应的复用器1313至1316输出的锁存控制信号LCSl至LCS4被激活时通过总线输入的数据块DATA。
[0144]如图11所示，数据锁存器1353可以锁存在相应的锁存控制信号LCSl被激活时输入的数据块Yl-1或Y4-2，数据锁存器1354可以锁存在相应的锁存控制信号LCS2被激活时输入的数据块Y4-1或Y1-2，数据锁存器1355可以锁存在相应的锁存控制信号LCS3被激活时输入的数据块Y2-1或Y3-2，数据锁存器1356可以锁存在相应的锁存控制信号LCS4被激活时输入的数据块Y3-1或Y2-2。
[0145]各个数据锁存器1373至1376可以根据时钟信号CLK锁存从相应的各个数据锁存器1353至1356输出的数据块。
[0146]如图11所示，数据锁存器1373可以根据时钟信号CLK锁存从数据锁存器1353输出的数据块Yl-1或Y4-2，数据锁存器1374可以根据时钟信号CLK锁存从数据锁存器1354输出的数据块Y4-1或Y1-2，数据锁存器1375可以根据时钟信号CLK锁存从数据锁存器1355输出的数据块Y2-1或Y3-2，数据锁存器1376可以根据时钟信号CLK锁存从数据锁存器1356输出的数据块Y3-1或Y2-2。
[0147]各个信号D1353至D1356和信号D1373至D1376是指各个锁存器1353至1356和锁存器1373至1376的输出信号。
[0148]图12是示出图2所示的锁存器控制电路的另一个示例性实施例的电路图。图13是示出图2所示的数据锁存块的另一个示例性实施例的电路图。图14是用于阐述图13所示的数据锁存块的操作的示例性实施例的时序图。图15是用来阐述图13所示的数据锁存块的操作的另一个示例性实施例的时序图。
[0149]参考图1、图2以及图12至图15，锁存器控制电路1310-4可以包括多个复用器1313A至1316A和1313B至1316B。图13的数据锁存块1330-4可以包括第一锁存器电路1350-4和第二锁存器电路1370-4。第一锁存器电路1350-4可以包括多个数据锁存器1353A至1356A、1353B至1356B和1353C至1356C，第二锁存器电路1370-4可以包括多个数据锁存器 1373A 至 1376AU373B 至 1376B 和 1373C 至 1376C。
[0150]图13示意性示出了数据锁存电路，该数据锁存电路包括通过12条信道输出多个数据块的数据锁存块1330-4，这些数据块通过具有3位宽度的总线输入。然而，本发明一般性构思不限于此。
[0151]图12所示的各个复用器1313A和1313B的功能和操作与图10所示的复用器1313的功能和操作相同或相似，各个复用器1314A和1314B的功能和操作与图10所示的复用器1314的功能和操作相同或相似，各个复用器1315A和1315B的功能和操作与图10所示的复用器1315的功能和操作相同或相似，各个复用器1316A和1316B的功能和操作与图10所示的复用器1316的功能和操作相同或相似。
[0152]图12所示的各个复用器1313A至1316A和1313B至1316B可以根据相应的选择信号SELl或SEL2输出多个锁存时钟信号LCLKl至LCLK4作为多个锁存控制信号LCSl至LCS4。
[0153]如图14和图15所示，当选择信号SELl为高电平时，复用器1313A可以输出锁存时钟信号LCLKl作为锁存控制信号LCSl，复用器1314A可以输出锁存时钟信号LCLK4作为锁存控制信号LCS2，复用器1315A可以输出锁存时钟信号LCLK2作为锁存控制信号LCS7，复用器1316A可以输出锁存时钟信号LCLK3作为锁存控制信号LCS8。
[0154]相反，当选择信号SELl为低电平时，复用器1313A可以输出锁存时钟信号LCLK4作为锁存控制信号LCS1，复用器1314A可以输出锁存时钟信号LCLKl作为锁存控制信号LCS2，复用器1315A可以输出锁存时钟信号LCLK3作为锁存控制信号LCS7，复用器1316A可以输出锁存时钟信号LCLK2作为锁存控制信号LCS8。
[0155]复用器1313A至1316A的功能和操作与复用器1313B至1316B的功能和操作是互补的，因而省略了这些部件的描述。
[0156]图13所示的各个数据锁存器1353A至1353C的功能和操作与图10所示的数据锁存器1353的功能和操作相似，图13所示的各个数据锁存器1354A至1354C的功能和操作与图10所示的数据锁存器1354的功能和操作相似，图13所示的各个数据锁存器1355A至1355C的功能和操作与图10所示的数据锁存器1355的功能和操作相似，图13所示的各个数据锁存器1356A至1356C的功能和操作与图10所示的数据锁存器1356的功能和操作相似。
[0157]各个数据锁存器1353A、1354A、1355A 和 1356A、数据锁存器 1353B、1354B、1355B 和1356B以及数据锁存器1353C、1354C、1355C和1356C都可以接收通过相同总线以串行方式输入的数据块DATAl至DATA3。
[0158]多个数据锁存器1353A至1356A、1353B至1356B和1353C至1356C的每一个都可以锁存在相应的锁存控制信号LCSl至LCS8被激活时输入的数据块。例如，数据锁存器1353A可以锁存在相应的锁存控制信号LCSl被激活时输入的数据块Yl-1或Y12-2，数据锁存器1353B可以锁存在相应的锁存控制信号LCS3被激活时输入的数据块Y2-1或Y11-2。
[0159]图13所示的各个数据锁存器1373A至1373C的功能和操作与图10所示的数据锁存器1373的功能和操作相似，图13所示的各个数据锁存器1374A至1374C的功能和操作与图10所示的数据锁存器1374的功能和操作相似，图13所示的各个数据锁存器1375A至1375C的功能和操作与图10所示的数据锁存器1375的功能和操作相似，图13所示的各个数据锁存器1376A至1376C的功能和操作与图10所示的数据锁存器1376的功能和操作相似。
[0160]多个数据锁存器1373A至1376A、1373B至1376B和1373C至1376C的每一个都可以根据时钟信号CLK锁存从相应的数据锁存器(B卩，1353A至1356A、1353B至1356B和1353C至1356C之一)输出的数据块。例如，数据锁存器1373A可以根据时钟信号CLK锁存从数据锁存器1353A输出的数据块Yl-1或Y12-2，数据锁存器1373B可以根据时钟信号CLK锁存从数据锁存器1353B输出的数据块Y2-1或Y11-2。
[0161]通过多个数据锁存器1373A至1376A、1373B至1376B和1373C至1376C锁存的数据块可以被输出至数字-模拟转换电路1400。
[0162]当控制电路1200生成如图14所示的选择信号SELl和SEL2时，源极驱动器1010可以在单点反转模式下操作。[0163]另一方面，当控制电路1200生成如图15所示的选择信号SELl和SEL2时，源极驱动器1010可以在六点反转模式下操作。
[0164]如图12和图13所示的锁存器控制电路1310-4所包括的复用器的数量少于常规数据锁存电路所包括的复用器的数量。因此，可以减小实现有数据锁存电路的芯片的尺寸。
[0165]图16是示出图2所示的数据锁存电路的另一个示例性实施例的电路图。参考图1、图2和图16，数据锁存电路1300-5可以包括锁存器控制电路1310-5和数据锁存块1330-5。数据锁存块1330-5可以包括第一锁存器电路1350-5和第二锁存器电路1370-5。
[0166]锁存器控制电路1310-5可以包括多个复用器1317至1319，第一锁存器电路1350-5可以包括多个数据锁存器1357至1359，第二锁存器电路1370-5可以包括多个数据锁存器1377至1379。
[0167]多个复用器1317至1319中的每一个都可以根据选择信号SEL输出多个锁存时钟信号LCLKl至LCLK3中的一个作为锁存控制信号LCSl至LCS3。多个复用器1317至1319中的每一个都可以输出各个不同锁存时钟信号LCLKl至LCLK3作为各个锁存控制信号LCSl至LCS3。因为多个锁存时钟信号LCLKl至LCLK3是彼此不重叠的信号，所以多个锁存控制信号LCSl至LCS3是彼此不重叠的信号。
[0168]各个数据锁存器1357至1359都可以锁存在从相应的复用器1317至1319输出的锁存控制信号LCSl至LCS3被激活时通过总线输入的数据块DATA。各个数据锁存器1377至1379都可以根据时钟信号CLK锁存从相应的数据锁存器1357至1359输出的数据块。
[0169]图17是根据本发明一般性构思的另一个示例性实施例的源极驱动器的示意性框图。参考图17，源极驱动器2010a包括移位寄存器2100、控制电路2200、数据锁存电路2300、数字-模拟转换电路2400、复用电路2500和输出缓冲电路2600。
[0170]移位寄存器2100可以根据用来启动源极驱动器2010a的操作的启动信号SE向数据锁存电路2300连续输出多个锁存时钟信号LCLK。多个锁存时钟信号LCLK可以是不重叠的。
[0171]控制电路2200可以基于极性控制信号POL和反转模式控制信号DOT来输出多个选择信号SW。
[0172]极性控制信号POL可以是每帧都转换的信号。例如，当极性控制信号POL在一帧中为高电平时，极性控制信号POL可以在下一帧变为低电平。反转模式控制信号DOT是用于控制显示面板的反转模式的信号。当反转模式控制信号DOT指示η点反转模式(η为自然数)时，控制电路2200会生成多个选择信号SW，使得源极驱动器2010a可以在η点反转模式下操作。
[0173]例如，当反转模式控制信号DOT指示单点反转模式时，控制电路2200会生成多个选择信号SW，使得源极驱动器2010a可以在单点反转模式(S卩，提供至相邻像素的模拟信号的极性彼此不同)下操作。
[0174]又如，当反转模式控制信号DOT指示η点反转模式，控制电路2200会生成多个选择信号SW，使得源极驱动器2010a可以在η点反转模式(S卩，提供至η个相邻像素的模拟信号的极性彼此相同并且提供至这η个像素的模拟信号的极性不同于提供至与这η个像素相邻的另外η个像素的模拟信号的极性)下操作。
[0175]数据锁存电路2300可以根据时钟信号CLK和多个选择信号SW锁存数据块。[0176]图18是图17所示的数据锁存电路2300的示意性框图。
[0177]参考图17和图18，数据锁存电路2300可以包括多个第一数据锁存器2311-1至2311-6 和 2313-1 至 2313-6、多个复用器 2331-1 至 2331-6 和 2333-1 至 2333-6 以及多个第二数据锁存器2351-1至2351-6和2353-1至2353-6。
[0178]多个第一数据锁存器2311-1至2311-6和2313-1至2313-6中的每一个都可以根据锁存时钟信号LCLK锁存多个数据块DATA中的相应一个数据块。
[0179]多个第一数据锁存器2311-1至2311-6和2313-1至2313-6可以形成彼此对称的配对。例如，多个第一数据锁存器2311-1至2311-6和2313-1至2313-6之中的两个相应的数据锁存器 2311-1 和 2313-1,2311-2 和 2313-2,2311-3 和 2313-3,2311-4 和 2313-4、2311-5和2313-5以及2311-6和2313-6可以形成对称的配对。
[0180]多个复用器2331-1至2331-6和2333-1至2333-6中的每一个都可以根据多个选择信号SW中的相应一个选择信号将形成对称配对的第一数据锁存器的输出信号之一输出至多个第二数据锁存器2351-1至2351-6和2353-1至2353-6之一。例如，如图18所不，复用器2331-1可以将形成对称配对的第一数据锁存器2311-1和2313-1的输出信号之一输出至第二数据锁存器2351-1，复用器2333-1可以将形成对称配对的第一数据锁存器2311-1和2313-1的输出信号之一输出至二数据锁存器2353-1。
[0181]当选择信号SWl为第二电平(例如，低电平)时，复用器2331-1可以将第一数据锁存器2311-1的输出信号输出至第二数据锁存器2351-1，复用器2333-1可以将第一数据锁存器2313-1的输出信号输出至第二数据锁存器2353-1。相反，当选择信号SWl为第一电平(例如，高电平)时，复用器2331-1可以将第一数据锁存器2313-1的输出信号输出至第二数据锁存器2351-1，复用器2333-1可以将第一数据锁存器2311-1的输出信号输出至第二数据锁存器2353-1。
[0182]也就是说，形成对称配对的复用器2331-1和2333-1可以将形成对称配对的第一数据锁存器2311-1和2313-1的输出信号重新设置并输出至形成对称配对的第二数据锁存器 2351-1和 2353-1。
[0183]除了相应的第一数据锁存器和相应的第二数据锁存器以外，各个复用器2331-2至2331-6的功能和操作与复用器2331-1的功能和操作基本相同，复用器2333-2至2333-6的功能和操作与复用器2333-1的功能和操作基本相同，因而省略这些部分的描述。
[0184]多个第二数据锁存器2351-1至2351-6和2353-1至2353_6中的每一个都可以根据时钟信号CLK锁存多个复用器2331-1至2331-6和2333-1至2333-6中的相应一个的输出信号。因此，多个第二数据锁存器2351-1至2351-6和2353-1至2353-6可以重新设置并锁存多个第一数据锁存器2311-1至2311-6和2313-1至2313-6的输出信号。
[0185]数字-模拟转换电路2400将数据锁存电路2300的输出信号转换为模拟信号。复用电路2500可以根据多个选择信号SW重新设置数字-模拟转换电路2400的输出信号。
[0186]输出缓冲电路2600可以缓冲复用电路2500的输出信号并将该输出信号输出至显示面板的像素。
[0187]将参考图19至图31详细阐述数字-模拟转换电路2400、复用电路2500和输出缓冲电路2600的具体操作。
[0188]根据从栅极驱动器2050 (如图32所示)输出的选通信号，输出缓冲电路1600的输出信号被提供至像素，从而图像可以被输出至显示器。根据示例性实施例，移位寄存器2100、控制电路2200、数据锁存电路2300、数字-模拟转换电路2400、复用电路2500和输出缓冲电路2600可以实现为一个芯片或者可以分别实现为单独的独立芯片。
[0189]图19是图17所示的数字-模拟转换电路2400、复用电路2500和输出缓冲电路2600的示例性实施例的框图。参考图17和图19，数字-模拟转换电路2400可以包括形成在第一区域2410中的多个第一类型解码器2411-1至2411-6 (例如，多个P型解码器或P型数字-模拟转换器)，形成在第二区域2430中的多个第二类型解码器2431-1至2431-6(例如，多个N型解码器或N型数字-模拟转换器)。
[0190]多个第一类型解码器2411-1至2411-6和多个第二类型解码器2431-1至2431-6可以彼此形成对称的配对。例如，两个相应的解码器2411-1和2431-1、2411-2和2431-2、2411-3 和 2431-3,2411-4 和 2431-4,2411-5 和 2431-5 以及 2411-6 和 2431-6 可以分别形成对称配对。
[0191]多个第一类型解码器2411-1至2411-6中的每一个都可以将数据锁存电路2300的输出信号中的相应一个输出信号转换为正极模拟信号，多个第二类型解码器2431-1至2431-6都可以将数据锁存电路2300的输出信号中的相应一个输出信号转换为负极模拟信号。
[0192]为了便于阐述本发明一般性构思，模拟信号的极性是指正极和负极，然而，本发明一般性构思不限于此。换句话说，本发明一般性构思中的正极可以表示高于基准电压的电压，负极可以表示低于基准电压的电压。
[0193]根据示例性实施例，多个第一类型解码器2411-1至2411-6中的每一个都可以实现为形成于N型阱中的P型晶体管。多个第二类型解码器2431-1至2431-6中的每一个都可以实现为形成于P型阱中的N型晶体管。根据示例性实施例，第一区域2410与第二区域2430可以电气地分开。
[0194]复用电路2500可以包括多个复用器2511-1至2511-6和2513-1至2513-6。
[0195]根据多个选择信号(SW)中的相应一个选择信号，多个复用器2511-1至2511-6和2513-1至2513-6中的每一个都可以将形成对称配对的第一类型解码器和第二类型解码器的输出信号中的一个输出至多个缓冲器2610-1至2610-12中的相应一个缓冲器。例如，如图19所示，根据选择信号SW1，复用器2511-1可以将形成对称配对的第一类型解码器2411-1和第二类型解码器2431-1的输出信号之一输出至缓冲器2610-1。
[0196]根据选择信号SW1，复用器2513-1可以将形成对称配对的第一类型解码器2411-1和第二类型解码器2431-1的输出信号中的另一个输出至缓冲器2610-12。
[0197]当选择信号SWl为第一电平(例如，高电平)时，复用器2511-1可以将第二类型解码器2431-1的输出信号输出至缓冲器2610-1，复用器2513-1可以将第一类型解码器2411-1的输出信号输出至缓冲器2610-12。
[0198]相反，当选择信号SWl为第二电平(例如,低电平)时,复用器2511-1可以将第一类型解码器2411-1的输出信号输出至缓冲器2610-1，复用器2513-1可以将第二类型解码器2431-1的输出信号输出至缓冲器2610-12。
[0199]也就是说，形成对称配对的复用器2511-1和2513-1可以重新设置形成对称配对的解码器2411-1和2431-1的输出信号并将其输出至形成对称配对的缓冲器2610-1和2610-12。
[0200]除了相应的第一类型解码器、相应的第二类型解码器和相应的缓冲器以外，各个复用器2511-2至2511-6的功能和操作与复用器2511-1的功能和操作基本相同，各个复用器2513-2至2513-6的功能和操作与复用器2513-1的功能和操作基本相同，因而省略了这些部件的描述。
[0201]输出缓冲电路2600可以包括多个缓冲器2610-1至2610-12。多个缓冲器2610-1至2610-12中的每一个都可以缓冲多个复用器2511-1至2511-6和2513-1至2513-6中的相应一个的输出信号并将该输出信号输出至显不面板2070 (如图32所不)。
[0202]根据示例性实施例，多个缓冲器2610-1至2610-12中的每一个都可以为单位增益缓冲器。例如，多个缓冲器2610-1至2610-12中的每一个都可以实现为轨到轨(rail torail)缓冲器。
[0203]图20是用于阐述图19所示的复用电路的操作的时序图。参考图17、图19和图20，控制电路2200可以根据极性控制信号POL和反转模式控制信号DOT输出多个选择信号Sff (如图20所示)。
[0204]图20所示的时序图仅是示例图。也就是说,本发明一般性构思不限于图20所示的时序图。
[0205]图21是用于阐述图19所示的复用电路在反转模式控制信号指示单点反转模式并且极性控制信号为低电平时的操作的框图。
[0206]参考图17以及图19至图21，当反转模式控制信号指示单点反转模式并且极性控制信号为低电平时，选择信号SWl至SW6可以全部为高电平(如图20所示)。
[0207]因此，如图21所示，复用器2511-1至2511-6和2513-1至2513-6中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于高电平的解码器的输出信号。
[0208]例如，复用器2511-1可以将第二类型解码器2431-1的输出信号输出至缓冲器2610-1，复用器2513-1可以将第一类型解码器2411-1的输出信号输出至缓冲器2610-12。
[0209]当第一类型解码器2411-1至2411-6的输出信号的极性被称为“ + ”并且第二类型解码器2431-1至2431-6的输出信号的极性被称为时，多个复用器2511-1至2511-6和2513-1至2513-6的输出信号的极性可以为“
[0210]图22是用于阐述图19所示的复用电路在反转模式控制信号指示单点反转模式并且极性控制信号为高电平时的操作的框图。
[0211]参考图17、图19、图20和图22，当反转模式控制信号指示单点反转模式并且极性控制信号为高电平时，选择信号SWl至SW6可以全部为低电平(如图20所示)。
[0212]因此，如图22所示，复用器2511-1至2511-6和2513-1至2513-6中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于低电平的解码器的输出信号。
[0213]例如，复用器2511-1可以将第一类型解码器2411-1的输出信号输出至缓冲器2610-1，复用器2513-1可以将第二类型解码器2431-1的输出信号输出至缓冲器2610-12。
[0214]多个复用器2511-1至2511-6和2513-1至2513-6的输出信号的极性可以为[0215]图23是用于阐述图19所示的复用电路在反转模式控制信号指示两点反转模式并且极性控制信号为低电平时的操作的框图。
[0216]参考图17、图19、图20和图23，当反转模式控制信号指示两点反转模式并且极性控制信号为低电平时，如图20所示，选择信号SW1、SW4和SW5为高电平，选择信号SW2、SW3和SW6为低电平。
[0217]因此，如图23 所示，复用器 2511-1、2511-4、2511-5、2513-1、2513-4 和 2513-5 中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于高电平的解码器的输出信号。此外，如图23所示，复用器2511-2、2511-3、2511-6、2513-2、2513-3和2513-6中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于低电平的解码器的输出信号。
[0218]多个复用器2511-1至2511-6和2513-1至2513-6的输出信号的极性可以为“__++__++__++，，0
[0219]图24是用于阐述图19所示的复用电路在反转模式控制信号指示两点反转模式并且极性控制信号为高电平时的操作的框图。
[0220]参考图17、图19、图20和图24，当反转模式控制信号指示两点反转模式并且极性控制信号为高电平时，如图20所示，选择信号SW2、SW3和SW6为高电平，选择信号SWl、SM和SW5为低电平。[0221]因此，如图24 所示，复用器 2511-2、2511-3、2511-6、2513-2、2513-3 和 2513-6 中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于高电平的解码器的输出信号。
[0222]另外，如图24 所示，复用器 2511-1、2511-4、2511-5、2513-1、2513-4 和 2513-5 中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于低电平的解码器的输出信号。
[0223]多个复用器2511-1至2511-6和2513-1至2513-6的输出信号的极性可以为“ ++__++__++__，，0
[0224]图25是用于阐述图19所示的复用电路在反转模式控制信号指示三点反转模式并且极性控制信号为低电平时的操作的框图。
[0225]参考图17、图19、图20和图25，当反转模式控制信号指示三点反转模式并且极性控制信号为低电平时，如图20所示，选择信号SW1、SW3、SW4和SW6可以为高电平，选择信号SW2和SW5可以为低电平。
[0226]因此，如图25 所示，复用器 2511-1、2511-3、2511-4、2511-6、2513-1、2513-3、2513-4和2513-6中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于高电平的解码器的输出信号。
[0227]此外，如图25所示，复用器2511-2、2511-5、2513-2和2513-5中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于低电平的解码器的输
出信号。
[0228]多个复用器2511-1至2511-6和2513-1至2513-6的输出信号的极性可以为“---+++---+++，，0
[0229]图26是用于阐述图19所示的复用电路在反转模式控制信号指示三点反转模式并且极性控制信号为高电平时的操作的框图。
[0230]参考图17、图19、图20和图26，在反转模式控制信号指示三点反转模式并且极性控制信号为高电平时，如图20所示，选择信号SW2和SW5可以为高电平，选择信号SWl、SW3、SW4和SW6可以为低电平。
[0231]因此，如图26所示，复用器2511-2、2511-5、2513-2和2513-5中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于高电平的解码器的输
出信号。
[0232]另外，如图26 所示，复用器 2511-1、2511-3、2511-4、2511-6、2513-1、2513-3、2513-4和2513-6中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于低电平的解码器的输出信号。
[0233]多个复用器2511-1至2511-6和2513-1至2513-6的输出信号的极性可以为“ +++---+++---，，0
[0234]图27是用于阐述图19的复用电路在反转模式控制信号指示六点反转模式并且极性控制信号为低电平时的操作的框图。
[0235]参考图17、图19、图20和图27，当反转模式控制信号指示六点反转模式并且极性控制信号为低电平时，如图20所示，选择信号SWl、SW3和SW5可以为高电平，选择信号SW2、SW4和SW6可以为低电平。
[0236]因此，如图27 所示，复用器 2511-1、2511-3、2511-5、2513-1、2513-3 和 2513-5 中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于高电平的解码器的输出信号。
[0237]此外，如图27 所示，复用器 2511-2、2511-4、2511-6、2513-2、2513-4 和 2513-6 中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于低电平的解码器的输出信号。
[0238]多个复用器2511-1至2511-6和2513-1至2513-6的输出信号的极性可以为“------++++++”。
[0239]图28是用于阐述图19所示的复用电路在反转模式控制信号指示六点反转模式并且极性控制信号为高电平时的操作的框图。
[0240]参考图17、图19、图20和图28，当反转模式控制信号指示六点反转模式并且极性控制信号为高电平时，如图20所示，选择信号SW2、SW4和SW6可以为高电平，选择信号SWl、SW3和SW5可以为低电平。
[0241]因此，如图28 所示，复用器 2511-2、2511-4、2511-6、2513-2、2513-4 和 2513-6 中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于高电平的解码器的输出信号。
[0242]另外，如图28 所示，复用器 2511-1、2511-3、2511-5、2513-1、2513-3 和 2513-5 中的每一个都可以输出多个解码器2411-1至2411-6和2431-1至2431-6之中的对应于低电平的解码器的输出信号。
[0243]多个复用器2511-1至2511-6和2513-1至2513-6的输出信号的极性可以为“++++++------”。
[0244]图29是根据本发明一般性构思的另一个示例性实施例的源极驱动器的示意性框图。参考图29，源极驱动器2010b包括移位寄存器2100、控制电路2200、数据锁存电路2300、数字-模拟转换电路2400、输出缓冲电路2600和复用电路2500。
[0245]除了输出缓冲电路2600与复用电路2500之间的连接件以外，图29所示的源极驱动器2010b的功能和操作与图17所示的源极驱动器2010a的功能和操作基本相同，因而省略这些部件的描述。
[0246]输出缓冲电路2600可以缓冲数字-模拟转换电路2400的输出信号并将其输出至复用电路2500。
[0247]复用电路2500可以根据多个选择信号SW重新设置输出缓冲电路2600的输出信号并将该输出信号输出至显示面板2070 (如图32所示)。
[0248]图30是图29所示的数字-模拟转换电路2400、复用电路2500和输出缓冲电路2600的框图。
[0249]参考图29和图30，数字-模拟转换电路2400可以包括配备在第一区域2410的多个第一类型解码器2411-1至2411-6和配备在第二区域2430的多个第二类型解码器2431-1 至 2431-6。
[0250]输出缓冲电路2600可以包括多个缓冲器2630-1至2630-12。多个缓冲器2630-1至2630-12中的每一个都可以缓冲多个解码器2411-1至2411-6和2431-1至2431-6中的相应一个解码器的输出信号并将该输出信号输出至多个复用器2511-1至2511-6和2513-1至2513-6中的相应一个复用器。
[0251]多个缓冲器2630-1至2630-12可以形成对称的配对。例如，缓冲器2630-1和2630-12、缓冲器 2630-2 和 2630-11、缓冲器 2630-3 和 2630-10、缓冲器 2630-4 和 2630-9、缓冲器2630-5和2630-8以及缓冲器2630-6和2630-7可以分别形成对称的配对。
[0252]根据示例性实施例，多个缓冲器2630-1至2630-12中的每一个都可以为单位增益缓冲器。例如，多个缓冲器2630-1至2630-12都可以实现为分轨(split rail)缓冲器。
[0253]复用电路2500可以包括多个复用器2511-1至2511-6和2513-1至2513-6。多个复用器2511-1至2511-6和2513-1至2513-6中的每一个都可以根据多个选择信号SW中的相应一个选择信号将形成对称配对的缓冲器2630-1至2630-12的输出信号之一输出至显示面板2070 (如图32所示)。
[0254]除了连接多个缓冲器2630-1至2630-12来接收来自多个解码器2411-1至2411-6和2431-1至2431-6而不是多个复用器2511-1至2511-6和2513-1至2513-6的输入以外，图29所示的多个解码器2411-1至2411-6和2431-1至2431-6的功能和操作与图19所示的多个解码器2411-1至2411-6和2431-1至2431-6的功能和操作基本相同，图29所示的多个复用器2511-1至2511-6和2513-1至2513-6的功能和操作与图19所示的多个复用器2511-1至2511-6和2513-1至2513-6的功能和操作基本相同。因此，省略了这些部件的描述。
[0255]图31是用于阐述图17所示的复用电路的操作的流程图。参考图17至图31，在操作S100，控制电路2200可以基于极性控制信号POL和反转模式控制信号DOT输出多个选择信号SW。
[0256]在操作SI 10，多个复用器2511-1至2511-6和2513-1至2513-6中的每一个都可以根据多个选择信号SW中的相应一个选择信号来输出形成对称配对的第一类型解码器和第二类型解码器的输出信号之一。
[0257]图32是包括有图1、图17或图29所示的源极驱动器的显示装置的示意性框图。参考图1、图17、图29和图32，显示装置2000可以包括源极驱动器1010或2010a或2010b、接口 2030、栅极驱动器2050和显示面板2070。
[0258]接口 2030可以从主机接收将要通过显示面板2070显示的图像数据，将启动信号SE、数据块DATA、极性控制信号P0L、反转模式控制信号DOT和时钟信号输出至源极驱动器1010或2010a或2010b，并且控制栅极驱动器2050的操作。
[0259]栅极驱动器2050根据接口 2030的控制将选通信号输出至显示面板2070，使得从源极驱动器1010或2010a或2010b的输出缓冲电路2600输出的信号可以通过显示面板2070显示。
[0260]显示面板2070可以根据从栅极驱动器2050输出的选通信号来显示从源极驱动器1010或2010a或2010b输出的信号。根据示例性实施例，源极驱动器1010或2010a或2010b、接口 2030和栅极驱动器2050可以实现为一个芯片或者实现为分开的独立芯片。
[0261]图33是包括有图1、图17或图29所示的源极驱动器和接口的电子系统的示意性框图。参考图1、图17、图29和图33，电子系统3000可以实现为能够使用或支持MIPI接口的数据处理装置，例如，蜂窝式电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字TV、互联协议电视(IPTV)、智能电话或平板个人计算机(PC)。
[0262]电子系统3000包括应用处理器3010、图像传感器3040和显示器3050。
[0263]实现在应用处理器3010中的CSI主机3012可以通过相机串行接口(CSI)与图像传感器3040的CSI装置3041进行串行通信。CSI主机3012可以包括解串行化器(DES)，CSI装置3041可以包括串行化器(SER)。
[0264]实现在应用处理器3010中的DSI主机3011可以通过显示器串行接口(DSI)与包括有图1所示源极驱动器1010、图17所示源极驱动器2010a或图29所示源极驱动器2010b的显示器3050的DSI装置3051进行串行通信。例如，DSI主机3011可以包括串行化器(SER)，DSI3051可以包括解串行化器(DES)。
[0265]电子系统3000还可以包括能够与应用处理器3010通信的RF芯片3060。
[0266]电子系统3000的PHY3013和RF芯片3060的PHY3061可以根据MIPI DigRF发送/接收数据。电子系统3000还可以包括全球定位系统(GPS)接收器3020、存储器3070、麦克风3080、DRAM3085和扬声器3090。
[0267]电子系统3000可以通过使用微波存取全球互通(Wimax)收发器3030、无线局域网(WLAN)收发器3100、超宽带(UWB)收发器3110或长期演进(LTE?)收发器与其他装置进行无线电通信。
[0268]本发明一般性构思还可以实现为在计算机可读介质上的计算机可读编码。计算机可读介质可以包括计算机可读记录介质和计算机可读传输介质。计算机可读记录介质是能够将数据存储为以后可以通过计算机系统读取的程序的任何数据存储装置。计算机可读记录介质的例子包括半导体存储装置、只读存储器(ROM)、随机存取存储器(RAM)、CD-ROM、磁带、软盘和光学数据存储装置。计算机可读记录介质还可以分布在计算机系统互联的网络上，使得计算机可读编码以分布方式存储并执行。计算机可读传输介质可以传输载波或信号(例如，通过Internet的有线或无线数据传输)。此外，本发明一般性构思所属【技术领域】的程序员可以容易地构造实现本发明一般性构思的功能性程序、编码和编码段。
[0269]根据本发明一般性构思的示例性实施例的源极驱动器及其操作方法可以通过使用不重叠的锁存控制信号来降低电路的复杂性并减小芯片的尺寸。
[0270]根据本发明一般性构思的示例性实施例的源极驱动器及其操作方法可以通过使用不重叠的锁存控制信号或者具有不同时序或相位的时钟信号来复用数据。这里，同时进行存储和复用(或划分)数据。
[0271]根据本发明一般性构思的示例性实施例的源极驱动器可以减少数据线的数量并且增加通过数据线传输数据的速度。本发明一般性构思的源极驱动器可以减少复用器的数量。根据本发明一般性构思的示例性实施例的源极驱动器和具有该源极驱动器的显示装置可以在没有额外复用器的情况下实现多种点反转模式，并且可以降低电路的复杂性和减小芯片的尺寸。
[0272]虽然已经示出和描述了本发明一般性构思的一些实施例，但是本领域技术人员应当意识到，在不脱离所附权利要求及其等同内容限定的本发明一般性构思的原理和精神的范围的情况下可以对这些实施例进行修改。
【权利要求】
1.一种源极驱动器，包括: 第一锁存器电路，其构造成根据不重叠的多个锁存控制信号并行设置以串行方式输入的数据块；以及 第二锁存器电路，其构造成根据时钟信号同时地锁存以并行方式设置的数据块。
2.根据权利要求1所述的源极驱动器，还包括锁存器控制电路，所述锁存器控制电路构造成根据选择信号连续地生成所述不重叠的多个锁存控制信号。
3.根据权利要求2所述的源极驱动器，其中，所述锁存器控制电路包括多个复用器，所述多个复用器中的每一个都构造成根据所述选择信号来将多个锁存时钟信号之一输出作为多个锁存控制信号之一。
4.根据权利要求3所述的源极驱动器，其中，所述多个复用器中的每一个都将所述多个锁存时钟信号交替地输出作为所述多个锁存控制信号之一。
5.根据权利要求2所述的源极驱动器，还包括控制电路，所述控制电路构造成基于极性控制信号和反转模式控制信号来生成所述选择信号。
6.根据权利要求1所述的源极驱动器，其中，所述源极驱动器包括: 数字-模拟转换电路，其构造成将所述第二锁存器电路的各输出信号转换为模拟信号; 复用电路，其构造成根据所述选择信号重新设置所述模拟信号；以及 输出缓冲电路，其构造成缓冲并输出重新设置的模拟信号。
7.根据权利要求1所述的源极驱动器，还包括与显示面板连接的电连接件，所述显示面板构造成根据从栅极驱动器输出的选通信号显示所述源极驱动器的各输出信号。
8.一种源极驱动器，包括: 多个第一类型解码器； 多个第二类型解码器，所述多个第二类型解码器中的每一个与所述多个第一类型解码器中的每一个形成对称配对； 多个复用器，所述多个复用器中的每一个都构造成根据多个选择信号中的相应一个选择信号来分别输出形成对称配对的两个解码器的输出信号中的一个输出信号；以及 多个缓冲器，其构造成缓冲所述多个复用器中的相应一个复用器的输出信号。
9.根据权利要求8所述的源极驱动器，其中，所述多个第一类型解码器实现在第一区域中，所述多个第二类型解码器实现在第二区域中。
10.根据权利要求9所述的源极驱动器，其中，所述第一区域与所述第二区域是电气分开的。
11.根据权利要求9所述的源极驱动器，其中，所述第一区域是N型阱，所述第二区域是P型阱。
12.根据权利要求8所述的源极驱动器，还包括控制电路，所述控制电路根据极性控制信号和反转模式控制信号生成所述多个选择信号。
13.根据权利要求8所述的源极驱动器，还包括与显示面板连接的电连接件，所述显示面板构造成根据从栅极驱动器输出的选通信号显示所述多个缓冲器的各输出信号。
14.一种电子设备,包括: 接口，其构造成接收图像数据，并且输出多个控制信号、时钟信号和数据块；源极驱动器，其具有第一锁存器电路和第二锁存器电路，所述第一锁存器电路构造成根据不重叠的多个锁存控制信号并行地设置从所述接口以串行方式输入的数据块，所述第二锁存器电路构造成根据所述时钟信号同时地锁存以并行方式设置的数据块，并且所述源极驱动器构造成根据来自所述接口的控制信号生成锁存控制信号并输出显示信号； 栅极驱动器，其根据来自所述接口的控制信号输出选通信号；以及 显示面板，其根据来自源极驱动器的显示信号和来自栅极驱动器的选通信号来显示图像。
15.根据权利要求14所述的电子设备，其中，所述源极驱动器还包括数字-模拟转换电路，所述数字-模拟转换电路构造成将来自所述第二锁存器电路的输出信号转换为模拟信号。
16.根据权利要求15所述的电子设备，其中，所述源极驱动器还包括复用器电路，所述复用器电路构造成根据至少一个选择信号来重新设置所述模拟信号并将所述模拟信号输出至所述显示面板。
17.根据权利要求16所述的电子设备，其中，所述源极驱动器还包括控制电路，所述控制电路构造成基于来自所述接口的极性 控制信号和反转模式控制信号生成所述至少一个选择信号。
【文档编号】G09G3/36GK103680435SQ201310395531
【公开日】2014年3月26日 申请日期:2013年9月3日 优先权日:2012年9月3日
【发明者】金亮郁, 禹锡润, 朴景圭, 俞炯祐, 宋俊澔, 刘圣钟, 李东民 申请人:三星电子株式会社