时钟恢复电路、数据接收装置以及数据发送与接收系统的制作方法

时钟恢复电路、数据接收装置以及数据发送与接收系统的制作方法
【专利摘要】本发明公开了用于从时钟嵌入数据信号(Clock Embedded Data Signal)中恢复时钟信号的时钟恢复电路、用于从时钟嵌入数据信号中恢复时钟信号和数据信号的数据接收装置以及改进了时钟嵌入数据信号的协议的数据发送与接收系统。数据发送与接收系统包括配置成发送在数据信号中嵌入(Embed)嵌入式时钟信号而形成的时钟嵌入数据信号的数据发送装置；以及配置成从时钟嵌入数据信号中恢复与嵌入式时钟信号对应的时钟信号的数据接收装置。
【专利说明】时钟恢复电路、数据接收装置以及数据发送与接收系统

【技术领域】
[0001]本公开涉及时钟恢复，更具体地,涉及从时钟嵌入数据信号(Clock EmbeddedData Signal)恢复时钟信号的时钟恢复电路，从时钟嵌入数据信号中恢复时钟信号和数据信号的数据接收装置，以及改进时钟嵌入数据信号的协议的数据发送与接收系统。

【背景技术】
[0002]近来，显示装置趋向于轻量且低功耗。尤其是，诸如IXD(Liquid CrystalDisplay,液晶显不器)、F1DP (Plasma Display Panel,等离子显不面板)和 OELD (OrganicElectro-Luminescence Display,有机电致发光显示器)的平板显示装置正在被普及。
[0003]平板显示装置包括数据接收装置，其将用于呈现图像的信号提供给显示面板。数据接收装置被配置成使用能够高速传输数据的同时降低电磁波干扰的差分信号传输机制作为用于信号传输的接口技术，例如，微型LVDS(Low Voltage Differential Signaling,低压差分信令)机制和RSDS (Reduced Swing Differential Signaling,低摆幅差分信令)机制。上述的差分信号传输机制通常被实现成单独地接收用于数据恢复中的时钟信号和用于呈现图像的数据信号。
[0004]然而，在单独地传输时钟信号和数据信号的差分信号传输机制的情况下，可能在用于传输时钟信号的线路中发生阻抗失配(Impedance Miss-Match)。当因阻抗失配而导致用于传输时钟信号的线路中生成反射波时，则存在着因所述反射波而导致信号畸变和电磁波干扰(EMI)增加的问题。
[0005]为了解决上述问题，数据接收装置可使用利用了在数据信号中嵌入时钟信号而形成的信号的接口技术。在数据信号嵌入时钟信号而形成的信号可被定义为时钟嵌入数据信号(Embedded Data Signal)。在时钟嵌入数据信号中，虚拟数据(Dummy Data)和时钟信号在数据信号之间被嵌入在一起。
[0006]在使用时钟嵌入数据信号的情况下，时钟信号的恢复可通过在虚拟数据之后检测嵌入式时钟信号的时钟边沿(Edge)状态而实现。
[0007]传统的数据接收装置使用嵌入式时钟信号的时钟边沿被固定至上升边沿或下降边沿的时钟嵌入数据信号。因此，在用于将发送侧和接收侧接合以接收数据的装置中难以防止电磁波干扰(EMI)以指定频率增加。
[0008]因此，不易受电磁干扰的时钟嵌入数据信号的协议的提议以及能够对应于改变的协议恢复时钟信号的时钟恢复技术的提议在该领域是需要的。


【发明内容】

[0009]技术问题
[0010]本发明所要解决的技术问题在于提供数据发送与接收系统，其具有能够对嵌入时钟嵌入数据信号中的时钟信号的时钟边沿进行加扰以降低电磁波干扰的影响的改进的协议。
[0011]此外，本发明所要解决的另一技术问题在于提供时钟恢复电路，其能够使用延时锁定环路从时钟嵌入数据信号中恢复时钟信号。
[0012]此外，本发明所要解决的又另一技术问题在于提供时钟恢复电路，其能够从包括具有经加扰的时钟边沿的嵌入式时钟信号的时钟嵌入数据信号中恢复时钟信号。
[0013]此外，本发明所要解决的又另一技术问题在于提供时钟恢复电路和数据接收装置，其能够在延时锁定环路的时钟被锁定后接收包括具有经加扰的时钟边沿的嵌入式时钟信号的时钟嵌入数据信号并且能够从所述时钟嵌入数据信号中恢复时钟信号。
[0014]此外，本发明所要解决的又另一技术问题在于提供数据接收装置，其能够从包括具有经加扰的时钟边沿的嵌入式时钟信号的时钟嵌入数据信号中恢复时钟信号并且能够使用在恢复所述时钟信号的过程中生成的采样时钟信号从所述时钟嵌入数据信号中恢复数据信号。
[0015]技术方案
[0016]用于实现上述技术问题的根据本发明的数据发送与接收系统可包括数据发送装置和数据接收装置，其中，所述数据发送装置配置成将各个嵌入式时钟信号的时钟边沿分别加扰为上升和下降中的任一个随机状态并发送在数据信号中嵌入(Embed)所述嵌入式时钟信号而形成的时钟嵌入数据信号，所述数据接收装置配置成从所述时钟嵌入数据信号中恢复与所述嵌入式时钟信号对应的时钟信号。
[0017]此外，根据本发明的数据接收装置，其特征在于，包括电压控制延时器、延时控制电路和时钟发生器，其中，所述电压控制延时器配置成对第一主时钟信号或第二主时钟信号进行延时以生成具有时间差的延时时钟信号，所述延时控制电路配置成反馈所述延时时钟信号的一部分并对应于反馈的所述延时时钟信号的相位差来控制所述第一主时钟信号或所述第二主时钟信号在所述电压控制延时器中待被延时的延时时间，所述时钟发生器配置成使用时钟被锁定之前的第一时钟嵌入数据信号执行所述第一主时钟信号的恢复、以及使用时钟被锁定之后的第二时钟嵌入数据信号执行所述第二主时钟信号的恢复，并且从包括具有经加扰的时钟边沿的嵌入式时钟信号的所述第二时钟嵌入数据信号中检测嵌入式时钟信号的所述时钟边沿，并在检测到所述时钟边沿之后通过顺序地执行下拉和上拉来执行用于恢复所述第二主时钟信号的解扰，并且所述时钟发生器使用所述延时时钟信号来控制所述时钟边沿的检测、所述下拉和所述上拉。
[0018]此外，根据本发明的时钟恢复电路，其特征在于，包括时钟嵌入数据处理电路、遮蔽电路、第一反相器、第二反相器、下拉电路、下拉-上拉电路和控制信号发生器，其中，所述时钟嵌入数据处理电路配置成在时钟被锁定之后接收嵌入式时钟信号的时钟边沿分别加扰为上升和下降中的任一个随机状态的时钟嵌入数据信号，并执行包括与所述时钟嵌入数据信号的各个时钟边沿对应的边沿脉冲的边沿检测信号的输出，所述遮蔽电路配置成使用通过对主时钟信号延时而形成并具有时间差的延时时钟信号来生成遮蔽信号，并且通过所述遮蔽信号对所述边缘检测信号进行遮蔽以选择性地传输与所述嵌入式时钟信号的所述时钟边沿对应的边缘脉冲，所述第一反相器配置成对所述边沿脉冲进行反相并输出所产生的信号，所述第二反相器连接至所述第一反相器的输出端子，所述下拉电路配置成通过在所述遮蔽信号禁用后启用的第一下拉信号对所述第一反相器的输入端子进行固定，所述下拉-上拉电路配置成在所述第二反相器通过与所述嵌入式时钟信号的所述时钟边沿对应的边沿脉冲驱动后顺序地执行通过第二下拉信号保持所述第二反相器的驱动状态的下拉和通过第一上拉信号改变所述第二反相器的驱动状态的上拉，所述控制信号发生器配置成使用所述延时时钟信号提供所述第一下拉信号和所述第二下拉信号以及所述第一上拉信号。
[0019]有益效果
[0020]根据本发明，能够通过对嵌入式时钟信号的时钟边沿进行加扰来发送与接收时钟嵌入数据信号，并且能够通过改进的协议来降低电磁波干扰的影响。
[0021]此外，根据本发明，能够使用延时锁定环路从时钟嵌入数据信号中恢复时钟信号，并且能够实现能够对应于具有时钟边沿为上升边沿或下降边沿中任一个状态的随机性的嵌入式时钟信号来恢复时钟信号的时钟边沿解扰功能。
[0022]因此，能够从包括具有经加扰的时钟边沿的嵌入式时钟信号的时钟嵌入数据信号中恢复时钟信号，并且能够使用在恢复时钟信号的过程中生成的采样时钟信号可恢复数据信号。
[0023]相应地，因为能够从包括具有经加扰的时钟边沿的嵌入式时钟信号的时钟嵌入数据信号中恢复时钟信号，因此根据本发明能够实现具有不易受电磁波干扰的特性的系统。
[0024]此外，根据本发明，因为能够用较少数量的部件来实现用于对时钟嵌入数据信号进行处理以恢复时钟信号的电路，因此能够实现高速操作和降低功耗。此外，根据本发明，能够具有改进的抖动特性。

【专利附图】

【附图说明】
[0025]图1是示出了根据本发明的数据发送与接收系统的示例的框图。
[0026]图2是示出了在嵌入式时钟信号的时钟边沿被固定至上升边沿的情况下时钟嵌入数据信号的示例的波形图。
[0027]图3是示出了在嵌入式时钟信号的时钟边沿被加扰的情况下时钟嵌入数据信号的示例的波形图。
[0028]图4是示出了根据本发明的数据接收装置的优选实施方式的框图。
[0029]图5是示出了图4所示的时钟恢复单元的实施方式的框图。
[0030]图6是示出了图5所示的时钟发生器的实施方式的电路图。
[0031]图7是解释在锁定信号LOCK为逻辑低Low状态的时钟训练区间期间产生第一主时钟信号的电路图。
[0032]图8是解释图7中的操作的波形图。
[0033]图9是解释在锁定信号LOCK为逻辑高High状态的正常区间期间恢复第二主时钟信号的上升边沿的操作的电路图。
[0034]图10是示出了在图9所示的时钟发生器中使用的信号的波形图。
[0035]图11是解释在锁定信号LOCK为逻辑高High状态的正常区间期间用于恢复第二主时钟信号的下拉操作的电路图。
[0036]图12是解释在锁定信号LOCK为逻辑高High状态的正常区间期间用于恢复第二主时钟信号的上拉操作的电路图。
[0037]图13是解释在锁定信号LOCK为逻辑高High状态的正常区间期间与包括时钟信号和数据信号的第二时钟嵌入数据信号对应的第二主时钟信号的恢复的波形图。

【具体实施方式】
[0038]根据本发明的实施方式提出了发送与接收用于在平板显示装置上呈现图像的信号的技术的示例。用于呈现图像的数据信号和时钟信号可使用如图1中实现的数据发送与接收系统发送与接收。
[0039]图1的数据发送与接收系统的实施方式包括用于发送信号的数据发送装置102和用于接收信号的数据接收装置100。数据发送装置102可相当于以数字传输机制发送数据信号的数据源，例如定时控制器、计算机等，数据接收装置100可相当于执行用于将以数字传输机制发送的数据信号呈现为平板显示面板上的图像的信号处理过程的接收装置。详细地，数据接收装置100可相当于用于驱动平板显示装置(例如LCD、PDP和OLED等)的平板显示面板的源驱动集成电路等。
[0040]此外，根据本发明的实施方式可被配置成具有使用时钟嵌入数据信号的协议。也就是说，数据发送装置102向数据接收装置100发送时钟嵌入数据信号。
[0041]时钟嵌入数据信号是指数据信号之间嵌入有时钟信号的信号，并且可具有如图2或图3中所示的格式。
[0042]在图2和图3中，时钟嵌入数据信号由CED表示。时钟嵌入数据信号CED包括多个数据DATA，数据DATA可通过虚拟数据(Dummy data)DM区分。在图2和图3中，虚拟数据DM被示出为I位信号。包括在时钟嵌入数据信号CED中的时钟信号CLK被定义为嵌入式时钟信号。虚拟数据DM和嵌入式时钟信号CLK嵌入在数据信号之间，并且嵌入式时钟信号CLK位于虚拟数据DM之后。
[0043]图2示出了嵌入式时钟信号CLK的时钟边沿被固定的时钟嵌入数据信号CED。例如，图2中所示的嵌入式时钟信号CLK的时钟边沿被示出为上升边沿。
[0044]具体地，图2的时钟嵌入数据信号CED被示出为虚拟数据DM设置成逻辑低(“O”)并且嵌入式时钟信号CLK被固定至逻辑高(“I”)的情况。
[0045]图3示出了由于加扰而导致嵌入式时钟信号CLK的时钟边沿未被固定的时钟嵌入数据信号CED。
[0046]具体地，图3的时钟嵌入数据信号CED包括如下情况，即，嵌入式时钟信号CLK的时钟边沿根据虚拟数据DM被设置成逻辑低(“O”)而上升以及嵌入式时钟信号CLK的时钟边沿根据虚拟数据DM被设置成逻辑高(“I”)而下降。换句话说，图3所示的时钟嵌入数据信号CED的各个嵌入式时钟信号CLK的时钟边沿的状态为上升和下降中的任一个随机状态。
[0047]根据本发明的实施方式可对应于图2和图3的时钟嵌入数据信号CED恢复时钟信号。具体地，在使用图3的时钟嵌入数据信号CED的情况下，因为数据之后的嵌入式时钟信号CLK的时钟边沿可被分配成上升或下降，数据发送与接收系统可具有不易受电磁波干扰的特性，因此可精确地恢复时钟信号。
[0048]在根据本发明的实施方式中，在初期，时钟未被锁定(Lock)的时钟嵌入数据信号CED被发送至数据接收装置100。该区间被定义为时钟训练(Clock Traning)区间，此时，可假设定义时钟的锁定状态的锁定信号LOCK被设置成逻辑低，即，禁用状态。此外，如果时钟被稳定，则数据发送装置102向数据接收装置100发送时钟被锁定(Lock)的时钟嵌入数据信号。该区间被定义为正常区间，此时可假设定义时钟的锁定状态的锁定信号LOCK被设置成逻辑高(High)，即，启用状态。
[0049]锁定信号LOCK可通过识别时钟嵌入数据信号的嵌入式时钟信号的状态来确定，并且可从配置成数据发送装置的定时控制器或者从提供或识别时钟信号的外部装置提供。
[0050]在时钟训练区间提供的时钟嵌入数据信号可被定义为第一时钟嵌入数据信号，在正常区间提供的时钟嵌入数据信号可被定义为第二时钟嵌入数据信号。
[0051]第一时钟嵌入数据信号仅包括嵌入式时钟信号，此时嵌入式时钟信号处于未锁定的状态。第二时钟嵌入数据信号可以仅包括嵌入式时钟信号或者可以包括数据信号和嵌入式时钟信号。在第二时钟嵌入数据信号仅包括嵌入式时钟信号的情况下，与第一时钟嵌入数据信号的情况不同，嵌入式时钟信号处于保持时钟的正常锁定的状态。
[0052]数据接收装置100通过设置在其中的时钟恢复单元120恢复时钟信号。基于第一时钟嵌入数据信号通过时钟恢复单元120恢复的时钟信号被定义为第一主时钟信号，基于第二时钟嵌入数据信号通过时钟恢复单元120恢复的时钟信号被定义为第二主时钟信号。
[0053]根据本发明的实施方式的数据接收装置100可被配置成通过使用延时锁定环路执行时钟信号的恢复。延时锁定环路可通过包括在数据接收装置100中的时钟恢复单元120实现。
[0054]在时钟恢复单元120中，生成主时钟信号被延时的时钟信号，其中，主时钟信号被延时成具有彼此不同的延时时间。第一主时钟信号被延时的信号被定义为第一延时时钟信号，第二主时钟信号被延时的信号被定义为第二延时时钟信号。
[0055]此外，在根据本发明的实施方式中，可通过使用包括如图3所示时钟边沿被加扰的嵌入式时钟信号的时钟嵌入数据信号来恢复时钟信号和数据信号。根据本发明的实施方式具有时钟边沿解扰功能以恢复时钟信号。
[0056]此处，如图3所示时钟边沿被加扰的嵌入式时钟信号优选为包括在第二时钟嵌入数据信号中，并且经加扰的时钟边沿是指具有诸如上升或下降的随机状态的嵌入式时钟信号的开始时间(边沿)。此外，时钟边沿解扰功能可被定义为检测被加扰为随机状态的时钟边沿并恢复时钟信号的功能。
[0057]此外，根据本发明的实施方式的时钟嵌入数据信号可以差分信号传输机制或单一信号传输机制发送至数据接收装置100。为了描述根据本发明的实施方式，将示出数据接收装置100接收以差分信号传输机制发送的时钟嵌入数据信号的示例。此外，包括在时钟嵌入数据信号中的虚拟数据DM和嵌入式时钟信号CLK中的至少一个可具有单水平。为了描述根据本发明的实施方式，将示出数据信号被表示为差分信号并且虚拟数据DM和嵌入式时钟信号CLK被表示为单水平信号的示例。
[0058]在根据本发明的实施方式中，在第一时钟嵌入数据信号和第二时钟嵌入数据信号被共同提及的情况下，它们被称作时钟嵌入数据信号。同样，在第一主时钟信号和第二主时钟信号被共同提及的情况下，它们被称作主时钟信号，以及，在第一延时时钟信号和第二延时时钟信号被共同提及的情况下，它们被称作延时时钟信号。
[0059]图4示出了根据本发明的数据接收装置100的优选实施方式。数据接收装置100包括串行-并行转换器110和时钟恢复单元120。
[0060]时钟恢复单元120从时钟嵌入数据信号CED恢复时钟信号。时钟恢复单元120在恢复时钟信号的过程中生成采样时钟信号(SAMPLING CLOCK SIGNAL)。采样时钟信号可包括对经恢复的时钟信号延时而生成的一个或至少两个延时时钟信号。在采样时钟信号中包括至少两个延时时钟信号的情况下，各个延时时钟信号的延时时间优选为彼此不同。
[0061]串行-并行转换器110使用来自时钟恢复单元120的采样时钟信号从时钟嵌入数据信号CED恢复数据信号。虽然在根据本发明的实施方式中示出了图4的串行-并行转换器110使用采样时钟信号来恢复数据信号，但是使用经恢复的时钟信号来恢复数据信号的实施方式的结构也是可能的。
[0062]图5示出了图4所示的时钟恢复单元120的实施方式。时钟恢复单元120包括时钟发生器210、电压控制延时器220、相位差检测器230、电荷泵240和环路滤波器250。
[0063]时钟发生器210从时钟嵌入数据信号CED恢复时钟信号。通过时钟发生器210恢复的时钟信号为主时钟信号MCLK。时钟发生器210被配置成使用从电压控制延时器220提供并具有不同延时时间的多个延时时钟信号CKp CK2.....CK2N+1 (N为自然数)以恢复主时钟信号MCLK。
[0064]电压控制延时器220将主时钟信号MCLK转换成具有彼此不同的延时时间的多个延时时钟信号CKp CK2.....CK2N+1，并输出多个延时时钟信号CKp CK2.....CK2N+1。为此，电压控制延时器220使用多个串联连接的延时单元，并且每个延时单元可包括串联连接的一对反相器。各个延时时钟信号CK1XK2.....CK2N+1为串联连接的各个延时单元的输出信号。
各个延时时钟信号CK1XK2.....CK2N+1为具有与主时钟信号MCLK相同的相位并被依次延时成具有与两个反相器的响应延时时间相对应的时间差的信号。
[0065]另外，相位差检测器230、充电泵240和环路滤波器250构成如下的延时控制电路，即，该延时控制电路对延时时钟信号进行反馈以调节电压控制延时器220的响应时间，从而控制主时钟信号MCLK在电压控制延时器220中被延时的延时时间。
[0066]相位差检测器230检测在多个延时时钟信号CKp CK2.....CK2N+1之中预定的两个延时时钟信号(例如，CK1和CK2N+1)的相位差,并对应于两个延时时钟信号的相位差选择性地激活上升信号UP和下降信号DN。虽然待在相位差检测器230中进行比较的两个延时时钟信号示出为延时时钟信号CK1和CK2N+1，应注意本发明的实施方式不限于此，并且也可以对设计成具有相同相位的任意两个延时时钟信号进行比较。
[0067]电荷泵240生成对应于上升信号UP或下降信号DN的输出电压,环路滤波器250生成与电荷泵240的输出电压对应的控制电压VCTRL。
[0068]控制电压VCTRL用作包括在电压控制延时器220中的多个反相器的驱动电压。在控制电压VCTRL相对高的情况下，供给至包括在延时单元中的反相器的电流增力卩。因此，各个反相器的响应延时时间减少。反之，在控制电压VCTRL相对低的情况下，供给至包括在延时单元中的反相器的电流减小。因此，各个反相器的响应延时时间增加。
[0069]通过上面提及的配置，时钟恢复单元120作为延时锁定环路操作以恢复时钟信号。
[0070]此外，根据本发明的实施方式的时钟恢复单元120的时钟发生器210可提供恢复的主时钟信号MCLK或从电压控制延时器220提供的、具有彼此不同的延时时间的多个延时时钟信号CKp CK2、...、CK2N+1中的任一个作为恢复的时钟信号。
[0071]图6是示出了根据本发明的时钟发生器210的实施方式的电路图。
[0072]时钟发生器210对应于时钟训练区间对第一时钟嵌入数据信号CED进行缓冲以恢复第一主时钟信号MCLK。此外，时钟发生器210对应于正常区间执行第二时钟嵌入数据信号CED的时钟边沿检测、与嵌入式时钟信号的时钟边沿对应的时钟边沿的选择、上升边沿的恢复以及用于恢复在上升边沿之后的信号区间的恢复的下拉和上拉，从而恢复第二主时钟信号MCLK。
[0073]时钟发生器210包括时钟嵌入数据处理电路、遮蔽电路、第一反相器330、第二反相器350、下拉电路、上拉-下拉单元340和控制信号发生器322。
[0074]时钟嵌入数据处理电路对应于锁定信号LOCK的状态选择性地执行如下操作，即，输出经延时的第一时钟嵌入数据信号CED和输出边沿检测信号，其中，边沿检测信号包括与第二时钟嵌入数据信号CED的各个时钟的边沿对应的边沿脉冲。
[0075]为此，时钟嵌入数据处理电路包括数据信号处理部310和第一开关371。此外，数据信号处理部310包括边沿检测器311和延时器312。此处，边沿检测器311生成边沿检测信号EDGE，其中，边沿检测信号EDGE包括对应于包括在时钟嵌入数据信号CED中的各个时钟的边沿(即，数据信号和嵌入式时钟信号的各个边沿)进行切换的边沿脉冲。延时器312对时钟嵌入数据信号CED进行延时并传输经延时的时钟嵌入数据信号CED。此时，延时器312可被配置成绕过时钟嵌入数据信号CED或者输出通过施加预先设计的延时时间来延时的时钟嵌入数据信号。
[0076]第一开关371被配置成响应于锁定信号LOCK选择延时器312的输出和边沿检测器311的输出中的一个。优选地，第一开关371可被配置成响应于逻辑低电平的锁定信号LOCK选择并输出从延时器312输出的经延时的时钟嵌入数据信号CED，并且响应于逻辑高电平的锁定信号LOCK选择并输出从边沿检测器311输出的边沿检测信号EDGE。
[0077]通过以上配置，时钟嵌入数据处理电路在锁定信号LOCK为逻辑低电平的情况下将从延时器312输出的经延时的时钟嵌入数据信号CED提供给第三开关373，在锁定信号LOCK为逻辑高电平的情况下将从边沿检测器311输出的边沿检测信号EDGE提供给第三开关 373。
[0078]另外，遮蔽电路使用多个延时时钟信号CKpCK2.....CK2N+1生成遮蔽信号MASK，并通过与锁定信号LOCK的状态对应地选择遮蔽信号MASK来执行边沿检测信号EDGE的遮蔽操作。
[0079]为此，遮蔽电路可包括遮蔽信号发生器321、第二开关372和第三开关373，其中，
遮蔽信号发生器321使用多个延时时钟信号CKp CK2.....CK2N+1生成遮蔽信号MASK，第二开关372响应于锁定信号LOCK输出选择遮蔽信号MASK和逻辑高(“I”)信号中的一个的信号MASK_S，第三开关373响应于从第二开关372输出的信号MASK_S切换从第一开关371传输的信号。此处，遮蔽信号发生器321可使用延时时钟信号CK2n+ CK2N+1生成遮蔽信号MASK。
[0080]在锁定信号LOCK为逻辑低电平的情况下，遮蔽电路的第三开关373通过从第二开关372输出的逻辑高(“I”)信号固定在其导通状态，由此将通过第一开关371选择的、延时器312的时钟嵌入数据信号CED按照原样传输至第一反相器330的输入端子。反之,在锁定信号LOCK为逻辑高电平的情况下，遮蔽电路的第三开关373通过遮蔽信号MASK进行切换，由此选择性地遮蔽边沿检测器311输出的边沿检测信号EDGE。
[0081]通过遮蔽信号发生器321，遮蔽信号MASK可生成为在延时时钟信号CK21^1跃迁为高的时间至延时时钟信号CK2N+1跃迁为高的时间期间被启用。即，遮蔽信号MASK可设计成对应于嵌入式时钟信号CLK的时钟边沿存在的区间被启用。也就是说，遮蔽信号MASK对应于与嵌入式时钟信号的时钟边沿对应的区间被启用，并且通过遮蔽信号MASK来切换的第三开关373可在边沿检测信号EDGE的边沿脉冲之中选择通过嵌入式时钟信号CLK的时钟边沿生成的边沿脉冲并使其通过。
[0082]第一反相器330被配置成接收通过遮蔽电路遮蔽的信号MASKED并且其反相操作通过锁定信号LOCK进行控制。具体地，第一反相器330接收从第三开关373传输过来的第一时钟嵌入数据信号或通过嵌入式时钟信号CLK的时钟边沿生成的边沿脉冲，并响应于锁定信号LOCK对从第三开关373输出的信号MASKED的相位进行反相。
[0083]为此，第一反相器330包括第一 MOS晶体管Ml、第二 MOS晶体管M2和第三MOS晶体管M3，其中，第一 MOS晶体管Ml具有施加有锁定信号LOCK的栅极端子，第二 MOS晶体管M2和第三MOS晶体管M3具有施加有从第三开关373输出的信号MASKED的栅极端子。第一MOS晶体管Ml被配置成使其源极施加有供电电压VDD并且使其漏极连接至第二 MOS晶体管M2的源极。第二 MOS晶体管M2被配置成使其漏极连接至第三MOS晶体管M3的源极。第三MOS晶体管M3被配置使其漏极施加有接地电压GND。此处，优选地，第一 MOS晶体管Ml和第二 MOS晶体管M2由P型MOS晶体管配置，第三MOS晶体管M3由N型MOS晶体管配置。此处，第二 MOS晶体管M2和第三MOS晶体管M3的共同连接的栅极用作第一反相器330的输入端子，第二 MOS晶体管M2和第三MOS晶体管M3的共同连接的漏极与源极节点用作第一反相器330的输出端子。
[0084]另外，第二反相器350被配置成连接至第一反相器330的输出端子以对第一反相器330的输出进行反相。
[0085]另外，下拉电路被配置成通过锁定信号LOCK和第一下拉信号PDl控制第一反相器330的输入端子的悬空。
[0086]具体地，下拉电路包括串联连接的第一下拉块360和第四开关374，并且被配置成通过锁定信号LOCK和第一下拉信号PDl控制第一反相器330的输入端子的悬空。下拉电路与第三开关373并联，第一下拉块360施加有第一下拉信号HH，并且第四开关374对应于锁定信号LOCK切换接地电压GND向第一下拉块360的施加。
[0087]另外，上拉-下拉单元340被配置成通过锁定信号LOCK、第一上拉信号PUl和第二下拉信号PD2对第二反相器350的输入端子进行上拉或下拉。
[0088]为此，上拉-下拉单元340包括第五开关341、第六开关342、第一上拉块343和第二下拉块344。第五开关341响应于锁定信号LOCK切换供电电压Vdd向第一上拉块343的传输，第六开关342响应于锁定信号LOCK切换接地电压GND向第二下拉块344的传输,第一上拉块343设置在第五开关341与第二反相器350的输入端子之间并响应于第一上拉信号PUl提高第二反相器350的输入端子的电压，第二下拉块344设置在第六开关342与第二反相器350的输入端子之间并响应于第二下拉信号PD2降低第二反相器350的输入端子的电压。
[0089]另外，控制信号发生器322被配置成使用多个延时时钟信号CK1XK2.....CK2N+1来提供第一下拉信号PDl和第二下拉信号ro2以及第一上拉信号roi。作为实施方式，第一下拉信号PDl和第二下拉信号PD2可从相同的信号施加，并且可使用延时时钟信号CK2N+1和□^来生成。第一上拉信号PUl可使用延时时钟信号CKn和CK2P1来生成。虽然假设了第一下拉信号PDl和第二下拉信号PD2具有相同的相位和大小，应注意第一下拉信号PDl和第二下拉信号TO2的相位和大小被设置得不同的实施方式也是可能的。
[0090]另外，当锁定信号LOCK为逻辑低状态时，第一开关371被切换以选择从延时器312输出的经延时的时钟嵌入数据信号CED，第二开关372被切换以选择逻辑高(“I”)，第四开关374、第五开关341和第六开关342被开放(open)。
[0091]反之，当锁定信号LOCK为逻辑高状态时，第一开关371被切换以选择从边沿检测器311输出的边沿检测信号EDGE，第二开关372被切换以选择从遮蔽信号发生器321输出的遮蔽信号MASK，第四开关374、第五开关341和第六开关342被短路(short)。此处，开放(open)是指开关被关断，短路(short)是指开关被导通。
[0092]首先，将参照图7和图8对与延时锁定环路的时钟未被锁定的状态(即，时钟训练区间)对应的实施方式的操作进行描述。此时，锁定信号LOCK为逻辑低状态。图7中的粗实线是指信号传输被激活的路径。
[0093]在与逻辑低状态的锁定信号LOCK对应的时钟训练区间的情况下，仅包括嵌入式时钟信号的时钟嵌入数据信号CED被发送。此时，时钟嵌入数据信号CED相当于第一时钟嵌入数据信号。
[0094]对应于逻辑低状态的锁定信号L0CK，第一开关371选择从延时器312输出的经延时的第一时钟嵌入数据信号，并且第二开关372传输至向第三开关373传输逻辑高(“I”)信号。此外，第三开关373根据从第二开关372提供的逻辑高(“I”)信号保持导通状态并且向第一反相器330传输从第一开关371输出的信号。
[0095]因此，第一时钟嵌入数据信号CED通过延时器312、第一开关371、第三开关373、第一反相器330和第二反相器350传输,并且因此,第一主时钟信号MCLK被恢复。
[0096]此时，第四开关374、第五开关341和第六开关342处于通过逻辑低状态的锁定信号LOCK关断的状态。因此，供电电压Vdd和接地电压GND不对第一主时钟信号MCLK的恢复施加任何影响。
[0097]换句话说，如图7所示，第一时钟嵌入数据信号CED经由两个串联连接的第一反相器330和第二反相器350被输出为第一主时钟信号MCLK，并且因此，第一主时钟信号MCLK和第一时钟嵌入数据信号CED具有相同的相位。
[0098]图8的多个延时时钟信号CK1' CK2.....CK2N+1为使用电压控制延时器220以一定时间为单位对第一主时钟信号MCLK进行延时而生成的信号，并且相当于第一延时时钟信号。参照图8，可以看出在主时钟信号MCLK的一个周期期间总共生成2N个延时时钟信号。此处，N为自然数。优选地，在第一主时钟信号MCLK被恢复之前，将下拉信号H)和上拉信号PU设置为非激活状态(NOT FIXED)。
[0099]如果上面参照图7和图8描述的时钟训练区间结束，则开始正常区间。
[0100]在正常区间中，锁定信号LOCK被转换成逻辑高状态。即，延时锁定环路的时钟保持锁定状态。时钟嵌入数据信号CED可包括嵌入式时钟信号和数据信号或者可仅包括时钟信号。上述的正常区间中的时钟嵌入数据信号CED相当于第二时钟嵌入数据信号。
[0101]作为参考，在时钟训练区间结束之后，可立即使用由第一延时时钟信号生成的遮蔽信号MASK、第一下拉信号PDl和第二下拉信号TO2以及第一上拉信号PUl恢复第二主时钟信号MCLK。
[0102]此外，可使用由第二延时时钟信号生成的遮蔽信号MASK、第一下拉信号PDl和第二下拉信号TO2以及第一上拉信号PUl恢复下一周期的第二主时钟信号MCLK。第二延时时钟信号相当于下面参照图9至图12描述的多个延时时钟信号CKpCK2.....CK2N+1。
[0103]下面将参照图9至图12对在锁定信号LOCK为逻辑高状态的正常区间中生成第二主时钟信号MCLK的操作进行描述。
[0104]图9为用于时钟嵌入数据信号CED的时钟边沿检测、与嵌入式时钟信号CLK的经加扰时钟边沿对应的时钟边沿的选择、以及待恢复的第二主时钟信号MCLK的上升边沿的恢复的电路图。图11为用于解释执行下拉和上拉以恢复第二主时钟信号MCLK的上升边沿后的信号区间的时钟发生器210的操作的电路图，而图12为用于解释用于恢复第二主时钟信号的上拉操作的电路图。图10为用于解释图9、图11和图12中的操作的波形图。
[0105]图9至图12将解释对应于仅包括嵌入式时钟信号的第二时钟嵌入数据信号CED来恢复第二主时钟信号MCLK的实施方式的操作。图9、图11和图12中的粗实线是指信号传输被激活的路径。
[0106]首先，将在下文中参照图9和图10对检测第二时钟嵌入数据信号CED的嵌入式时钟信号CLK的经加扰的时钟边沿并恢复第二主时钟信号MCLK的上升边沿的操作进行描述。
[0107]对应于逻辑高状态的锁定信号LOCK，第一开关371选择从边沿检测器311输出的边沿检测信号EDGE，而第二开关372向第三开口 373传输从遮蔽信号发生器321输出的遮蔽信号MASK。此外，第三开关373通过从第二开关372输出的信号MASK_S切换成向第一反相器330传输从第一开关371输出的信号。此处，从第二开关372传输至第三开关373的信号MASK_S与从遮蔽信号发生器321输出的遮蔽信号MASK相同。
[0108]如上所述，遮蔽信号MASK在延时时钟信号CKi1跃迁为高的时机至延时时钟信号CK2N+1跃迁至高的时机期间被启用。也就是说，遮蔽信号MASK被设置为与用于检测包括在第二时钟嵌入数据信号CED中的嵌入式时钟信号CLK的经加扰的时钟边沿的区间对应地被启用。
[0109]边沿检测器311生成边沿检测信号EDGE，其中，边沿检测信号EDGE包括与包括在时钟嵌入数据信号CED中的各个时钟的边沿(即，数据信号和嵌入式时钟信号的各个边沿)对应地进行切换的边沿脉冲。
[0110]因此，第三开关373仅向第一反相器330传输边沿检测信号EDGE的被切换的边沿脉冲中与遮蔽信号MASK被激活的区间对应的边沿脉冲，即，仅向第一反相器330传输与嵌入式时钟信号CLK的经加扰的时钟边沿对应的边沿脉冲，而对剩余的边沿检测信号EDGE进行遮蔽。
[0111]因为锁定信号LOCK为逻辑高状态，因此第一反相器330的第一 MOS晶体管Ml被关断。由此，阻断第一反相器330通过供电电压VDD的驱动。
[0112]通过遮蔽信号MASK被激活的区间中的边沿检测信号EDGE的边沿脉冲，第一反相器330的第三MOS晶体管M3被导通。第一反相器330对应于第三MOS晶体管M3的导通而输出接地电压GND电平的信号，并且第二反相器350对第一反相器330的输出进行反相并输出逻辑高电平的信号。
[0113]此时，因为第一下拉块360和第二下拉块344以及第一上拉块343因第一下拉信号PDl和第二下拉信号PD2以及第一上拉信号PUl而处于非激活状态，所以第二反相器350在不受第一下拉块360和第二下拉块344以及第一上拉块343的操作的影响的情况下反相并输出第一反相器330的输出。
[0114]在根据本发明的实施方式中，不检测嵌入式时钟信号的经加扰的时钟边沿是上升边沿还是下降边沿，而仅仅是对与嵌入式时钟信号的经加扰的时钟边沿的位置对应的边沿脉冲进行检测来恢复第二主时钟信号MCLK的上升边沿。因此，在根据本发明的实施方式中，能够与嵌入式时钟信号的时钟边沿被加扰的状态无关地恢复第二主时钟信号MCLK的上升边沿。
[0115]随后，在根据本发明的实施方式中，通过图10和图11的操作来执行用于恢复第二主时钟信号的下拉。
[0116]换句话说，在图9的操作之后，锁定信号LOCK保持逻辑高状态，并且遮蔽信号MASK处于非激活。因此，第三开关373被关断。此外，在掩膜信号MASK置于非激活的时机，激活提供至第一下拉块360和第二下拉块344的第一下拉信号PDl和第二下拉信号TO2。提供至第一上拉块343的第一上拉信号PUl保持非激活状态。
[0117]第一反相器330的输入端子对应于锁定信号LOCK和第一下拉信号HH的激活而被固定至低电平。即，可通过第一下拉信号roi防止第一反相器330的输入端子因第三开关373的关断而导致的悬空。由此，通过第一下拉块360的下拉操作，第三MOS晶体管M3的栅极被固定至低电平并由此使得第三MOS晶体管M3保持明确的关断状态。
[0118]第二反相器350的输入端子也对应于锁定信号LOCK和第二下拉信号TO2的激活而被固定至低电平。由此，第二反相器350的输出端子被固定至高电平状态。
[0119]由此，第二主时钟信号MCLK在通过上述下拉操作恢复上升边沿后可保持高电平。此外，第二主时钟信号MCLK可保持高电平，直到第一上拉信号PUl被激活。此外，如图10所示，第二主时钟信号MCLK的高电平状态可被设置成保持长达与时钟嵌入数据信号的嵌入式时钟信号CLK的周期的约一半对应的时间。
[0120]根据图11的操作，第二主时钟信号MCLK的高电平可通过下拉操作恢复，随后，根据图11的操作，执行用于恢复第二主时钟信号MCLK的上拉。
[0121]在图11的操作之后，锁定信号LOCK和遮蔽信号MASK保持非激活状态。因此，第三开关373被关断。此外，在提供至第一下拉块360和第二下拉块344的第一下拉信号TOl和第二下拉信号PD2置于非激活的时机，激活提供至第一上拉块343的第一上拉信号TOl。
[0122]对应于第一下拉信号PDl和第二下拉信号TO2的非激活，中断对第一反相器330的输入端子和第二反相器350的输入端子的下拉。
[0123]此外，对应于锁定信号LOCK和第一上拉信号PUl的激活，第二反相器350的输入端子被固定至高电平。因此，第二反相器350的输出端子被固定至低电平。由此，第二主时钟信号MCLK通过上拉操作跃迁为低电平。第二主时钟信号MCLK保持低电平，直到上升时钟在下一个周期中被恢复。
[0124]另外，具有用于发送时钟嵌入数据信号CED的机制的协议可被划分成时钟训练(Clock Training)区间、配置(Configurat1n)区间和数据(Data)区间。配置(Configurat1n)区间和数据(Data)区间对应于上述的正常区间。
[0125]在时钟训练区间中恢复第一主时钟信号MCLK，在配置区间中恢复第二主时钟信号MCLK并发送一般的控制信号，并且在数据区间中恢复第二主时钟信号MCLK并发送待处理的实际数据。
[0126]在对应于正常区间的配置(configurat1n)区间和数据(Data)区间中，可如图13中所示地恢复第二主时钟信号MCLK。
[0127]图13示出了在数据区间中恢复第二主时钟信号MCLK的示例，并且如图13中所示，即使是在配置(configurat1n)区间中也可以恢复第二主时钟信号MCLK。
[0128]当对图13与图10进行比较时，它们的区别在于，数据信号包括在第二时钟嵌入数据信号CED中、以及边沿检测信号EDGE包括与数据信号对应的边沿脉冲。
[0129]边沿检测信号EDGE的与图13的数据信号对应的边沿脉冲因遮蔽信号MASK而被遮蔽了向第一反相器330的传输。此外，第二主时钟信号MCLK在图13的数据区间中的恢复与图10中相同，因此将省略重复描述。
[0130]如上所述，在本发明的实施方式中，不检测嵌入式时钟信号的经加扰的时钟边沿是上升边沿还是下降边沿，而仅仅是对与嵌入式时钟信号的经加扰的时钟边沿的位置对应的边沿脉冲进行检测来恢复第二主时钟信号MCLK的上升边沿。因此，在根据本发明的实施方式中，不仅可使用如图2中所示的未加扰的时钟嵌入数据信号而且还可使用如图3中所示的嵌入式时钟信号的时钟边沿被加扰的时钟嵌入数据信号来恢复第二主时钟信号MCLK。
[0131]因此，在根据本发明的实施方式中，通过如图3中所示将虚拟信号后的嵌入式时钟信号的信号边沿的状态分配成上升或下降，即使在以最低限度限制电磁干扰的协议中也能够精确地恢复时钟信号。
[0132]虽然在上文中已结合附图对本发明的技术思想进行了描述，但这仅仅是本发明的优选实施方式的示例性描述，本发明不受其限定。此外，本领域的普通技术人员应明确，在不背离本发明的技术思想的范围的情况下能够对本发明进行多种变化和变型。
【权利要求】
1.一种数据发送与接收系统，包括: 数据发送装置，配置成将各个嵌入式时钟信号的时钟边沿分别加扰为上升和下降中的任一个随机状态，并发送在数据信号中嵌入(Embed)所述嵌入式时钟信号而形成的时钟嵌入数据信号；以及 数据接收装置，配置成从所述时钟嵌入数据信号中恢复与所述嵌入式时钟信号对应的时钟信号。
2.根据权利要求1所述的数据发送与接收系统，其中， 所述数据发送装置将虚拟数据包含在所述数据信号中所包含的数据与所述嵌入式时钟信号之间，并发送所述时钟嵌入数据信号。
3.根据权利要求1所述的数据发送与接收系统，其中，所述数据接收装置包括: 时钟恢复单元，包括延时锁定环路，并且配置成在所述延时锁定环路的时钟被锁定之后从所述时钟嵌入数据信号中检测所述嵌入式时钟信号的时钟边沿并且在检测到的所述时钟边沿之后顺序地执行下拉和上拉来生成主时钟信号，并且输出从所述主时钟信号和延时时钟信号中选择的一部分作为采样时钟信号，其中所述延时时钟信号为通过对所述主时钟信号进行延时而生成的并且具有彼此不同的相位；以及 串行-并行转换器，配置成使用所述采样时钟信号从所述时钟嵌入数据信号中恢复数据信号。
4.一种数据接收装置，包括: 电压控制延时器，配置成对第一主时钟信号或第二主时钟信号进行延时以生成具有时间差的延时时钟信号； 延时控制电路，配置成反馈所述延时时钟信号的一部分，并对应于反馈的所述延时时钟信号的相位差，控制所述第一主时钟信号或所述第二主时钟信号在所述电压控制延时器中待被延时的延时时间；以及 时钟发生器，配置成使用时钟被锁定之前的第一时钟嵌入数据信号执行所述第一主时钟信号的恢复，以及使用时钟被锁定之后的第二时钟嵌入数据信号执行所述第二主时钟信号的恢复，从包括具有经加扰的时钟边沿的嵌入式时钟信号的所述第二时钟嵌入数据信号中检测嵌入式时钟信号的时钟边沿，在检测到所述时钟边沿之后通过顺序地执行下拉和上拉来执行用于恢复所述第二主时钟信号的解扰，并且使用所述延时时钟信号来控制所述时钟边沿的检测、所述下拉和所述上拉。
5.根据权利要求4所述的数据接收装置，其中， 所述时钟发生器接收所述第二时钟嵌入数据信号，其中所述第二时钟嵌入数据信号中的所述嵌入式时钟信号的时钟边沿分别被加扰为上升和下降中的任一个随机状态。
6.根据权利要求4所述的数据接收装置，其中， 所述时钟发生器对所述第一时钟嵌入数据信号进行缓冲以恢复所述第一主时钟信号。
7.根据权利要求4所述的数据接收装置，其中，所述时钟发生器包括: 时钟嵌入数据处理电路，配置成根据所述时钟被锁定与否，选择性地执行经延时的第一时钟嵌入数据信号的输出和包括与所述第二时钟嵌入数据信号的各个时钟边沿对应的边沿脉冲的边沿检测信号的输出； 遮蔽电路，配置成使用所述延时时钟信号生成遮蔽信号，并在所述时钟被锁定的状态下通过所述遮蔽信号对所述边沿检测信号进行遮蔽以选择性地传输与所述嵌入式时钟信号的时钟边沿对应的边沿脉冲； 第一反相器，配置成对经由所述遮蔽电路传输的第一时钟嵌入数据信号或所述边沿脉冲进行反相，并输出经反相的信号； 第二反相器，连接至所述第一反相器的输出端子； 下拉电路，配置成在所述时钟被锁定的状态下，通过在所述遮蔽信号禁用后启用的第一下拉信号对所述第一反相器的输入端子进行固定； 下拉-上拉电路，配置成在所述时钟被锁定的状态下，在所述第二反相器通过与所述嵌入式时钟信号的时钟边沿对应的边沿脉冲驱动后，顺序地执行通过第二下拉信号保持所述第二反相器的驱动状态的下拉以及通过第一上拉信号改变所述第二反相器的驱动状态的上拉；以及 控制信号发生器，配置成使用所述延时时钟信号提供所述第一下拉信号和所述第二下拉信号以及所述第一上拉信号。
8.根据权利要求7所述的数据接收装置，其中，所述数据处理电路包括: 延时器，配置成对所述第一时钟嵌入数据信号进行延时并输出经延时的所述第一时钟嵌入数据信号； 边沿检测器，配置成输出包括与所述第二时钟嵌入数据信号的各个时钟边沿对应的边沿脉冲的边沿检测信号；以及 第一开关，配置成根据所述时钟被锁定与否来执行切换以传输所述延时器和所述边沿检测器中的任一个的输出。
9.根据权利要求7所述的数据接收装置，其中，所述遮蔽电路包括: 遮蔽信号发生器，配置成使用所述延时时钟信号生成遮蔽信号； 第二开关，配置成根据所述时钟被锁定与否，选择并输出所述遮蔽信号和具有固定值的逻辑信号中的任一个；以及 第三开关，配置成在从所述第二开关提供具有固定值的所述逻辑信号的情况下，使从所述时钟嵌入数据处理电路提供的信号绕过并传输至所述第一反相器，并且在从所述第二开关提供所述遮蔽信号的情况下，通过所述遮蔽信号对所述边沿检测信号进行遮蔽以选择性地传输与所述嵌入式时钟信号的所述时钟边沿对应的边沿脉冲。
10.根据权利要求7所述的数据接收装置，其中， 所述控制信号发生器提供具有相同相位的所述第一下拉信号和所述第二下拉信号。
11.根据权利要求7所述的数据接收装置，其中， 所述控制信号发生器提供所述第二下拉信号和所述第一上拉信号，并使得所述第二下拉信号的禁用时机与所述第一上拉信号的启用时机相同。
12.根据权利要求7所述的数据接收装置，其中， 所述控制信号发生器提供所述第二下拉信号和所述第一上拉信号，并使得所述第二下拉信号的禁用时机和所述第一上拉信号的启用时机与所述嵌入式时钟信号的周期的一半相对应。
13.一种时钟恢复电路，包括: 时钟嵌入数据处理电路，在时钟被锁定之后配置成接收嵌入式时钟信号的时钟边沿分别加扰为上升和下降中的任一个随机状态的时钟嵌入数据信号，并执行包括与所述时钟嵌入数据信号的各个时钟边沿对应的边沿脉冲的边沿检测信号的输出； 遮蔽电路，配置成使用通过对主时钟信号进行延时而形成并具有时间差的延时时钟信号来生成遮蔽信号，并且通过所述遮蔽信号对所述边缘检测信号进行遮蔽以选择性地传输与所述嵌入式时钟信号的时钟边沿对应的边缘脉冲； 第一反相器，配置成对所述边沿脉冲进行反相并输出所产生的信号； 第二反相器，连接至所述第一反相器的输出端子； 下拉电路，配置成通过在所述遮蔽信号禁用后所启用的第一下拉信号对所述第一反相器的输入端子进行固定； 下拉-上拉电路，配置成在所述第二反相器通过与所述嵌入式时钟信号的所述时钟边沿对应的边沿脉冲驱动后，顺序地执行通过第二下拉信号保持所述第二反相器的驱动状态的下拉和通过第一上拉信号改变所述第二反相器的驱动状态的上拉；以及 控制信号发生器，配置成使用所述延时时钟信号提供所述第一下拉信号和所述第二下拉信号以及所述第一上拉信号。
14.根据权利要求13所述的时钟恢复电路，其中，所述遮蔽电路包括: 遮蔽信号发生器，配置成使用所述延时时钟信号生成遮蔽信号； 第二开关，配置成根据所述时钟被锁定与否，选择并输出所述遮蔽信号和具有固定值的逻辑信号中的任一个；以及 第三开关，配置成在从所述第二开关提供所述遮蔽信号的情况下通过所述遮蔽信号对所述边沿检测信号进行遮蔽以选择性地传输与所述嵌入式时钟信号的时钟边沿对应的边沿脉冲。
15.根据权利要求13所述的时钟恢复电路，其中， 所述控制信号发生器提供具有相同相位的所述第一下拉信号和所述第二下拉信号。
16.根据权利要求13所述的时钟恢复电路，其中， 所述控制信号发生器提供所述第二下拉信号和所述第一上拉信号，并使得所述第二下拉信号的禁用时机与所述第一上拉信号的启用时机相同。
17.根据权利要求13所述的时钟恢复电路，其中， 所述控制信号发生器提供所述第二下拉信号和所述第一上拉信号，并使得所述第二下拉信号的禁用时机和所述第一上拉信号的启用时机与所述嵌入式时钟信号的周期的一半相对应。
【文档编号】G09G3/20GK104412317SQ201380035849
【公开日】2015年3月11日 申请日期:2013年7月5日 优先权日:2012年7月6日
【发明者】韩允泽, 吴洸一 申请人:硅工厂股份有限公司