一种移位寄存单元、显示面板和显示装置制造方法
【专利摘要】本发明实施例提供了一种移位寄存单元、显示面板和显示装置，以解决采用一对互补反相的时钟信号来控制移位寄存单元，导致的在非工作阶段的无谓的功耗大的问题。其中，锁存电路，在选择信号为高电平时，将其第一时钟信号端接收到的时钟信号与低电平信号经过或非运算后输出；并在选择信号的第一个低电平时段，将锁存电路在选择信号为高电平时输出的信号进行非运算后得到的信号，与反馈信号进行或非运算后输出；以及在选择信号为低电平的时间段中除所述选择信号的第一个低电平时段以外的时间段，输出低电平信号；传输电路，在锁存电路输出为高电平时，输出与其第一时钟信号端接收到的时钟信号相关的信号；并在锁存电路输出为低电平时，输出电平信号。
【专利说明】一种移位寄存单元、显示面板和显示装置
【技术领域】
[0001]本发明涉及显示【技术领域】，尤其涉及一种移位寄存单元、显示面板和显示装置。
【背景技术】
[0002]传统的低温多晶娃(LTPS, Low Temperature Poly-Silicon)移位寄存单元采用的是反相器、和传输门组成的D触发器。一个传统的LTPS移位寄存单元一般有两个D触发器，它可以利用D触发器来锁存输出信号，利用时钟信号来控制信号的传输和移位。
[0003]图1为传统的LTPS移位寄存单元的典型结构。在图1所示的LTPS移位寄存单元中，传输门TGl、与非门Nandl、反相器INVl和传输门TG2构成第一个D触发器，传输门TG3、与非门Nand2、反相器INV2和传输门TG4构成第二个D触发器，当时钟信号CLK为低电平和反相时钟信号CLKB为高电平开启第一个D触发器后,前一级移位寄存单兀输出的信号进入第一个D触发器，由于此时第二个D触发器前端的传输门TD3关闭，因此与非门Nandl输出的信号不能进入第二个D触发器，当时钟信号CLK为高电平和反相时钟信号CLKB为低电平关闭第一个D触发器中的传输门TGl时，第一个D触发器将上一个时钟本级D触发器的状态锁存，也就是说，当时钟信号CLK为高电平和反相时钟信号CLKB为低电平时，第一个D触发器将第一个D触发器在时钟信号CLK为低电平和反相时钟信号CLKB为高电平时的输出的信号锁存，此时第二个D触发器中的传输门TG3开启，第一级D触发器输出的信号进入第二个D触发器并输出，由此信号实现了从前一级移位寄存单元到下一级移位寄存单元的移位操作。当移位寄存单元工作时，复位信号RST为高电平。
[0004]但是对显示装置来说，每个移位寄存单元在一帧图像显示的时间内只会使用一次，例如，一个显示装置中共有N行像素，在该显示装置中，一帧图像的显示时间为T秒，那么一个移位寄存单元在一帧图像显示的时间内只会使用T/N秒，也就是说，在一帧图像显示的时间内，一个移位寄存单元的工作阶段只有T/N秒，而非工作阶段有T-T/N秒，也就是说，在一帧图像显示的时间内，一个移位寄存单元处于工作状态的时间只有T/N秒，而处于非工作状态的时间有T-T/N秒。
[0005]而传统移位寄存单元中的所有的传输门的开启和关闭都是由时钟信号CLK以及反相时钟信号CLKB控制，即使在非工作阶段，时钟信号CLK和反相时钟信号CLKB仍然会开启和关闭传输门。而传输门是由互补的晶体管并联而成，时钟信号CLK和反相时钟信号CLKB控制传输门开启和关闭时，时钟信号CLK和反相时钟信号CLKB需要加载在晶体管的栅极上。而晶体管的栅极下面是栅绝缘层，栅绝缘层下面是衬底，因此栅极和衬底之间会形成电容称为栅电容。这样，加载在晶体管的栅极上的信号在高电平时会对晶体管栅电容充电，在低电平时会对栅电容放电，而在非工作阶段，这种充放电会造成无谓的电路功耗。而目前的显示装置一般都有成百乃至上千级移位寄存单元，而同一时间只有一级移位寄存单元电路在工作，其它移位寄存单元都处于非工作阶段，而时钟信号CLK和反相时钟信号CLKB都会加载到这些处于非工作阶段的移位寄存单元中的传输门上，因此会造成很大的无谓的功耗。
[0006]综上所述，由于互补反相的两个时钟信号在非工作阶段会控制传统的移位寄存单元中的传输门在开启和关闭之间切换，也就是在非工作阶段对传输门中的晶体管的栅电容进行充放电，这会造成很大的无谓的功耗。
【发明内容】
[0007]本发明实施例提供了一种移位寄存单元、显示面板和显示装置，用以解决现有的移位寄存单元由于需要采用互补反相的两个时钟信号来控制移位寄存单元中的传输门在开启和关闭之间切换，这会导致移位寄存单元的非工作阶段对其中的传输门中的晶体管的栅电容进行充放电，从而造成很大的无谓的功耗的问题。
[0008]基于上述问题，本发明实施例提供的一种移位寄存单兀，包括锁存电路和传输电路；
[0009]所述锁存电路，在选择信号为高电平时，将移位寄存单元的第一时钟信号端接收到的时钟信号与低电平信号经过或非运算后输出，当选择信号为高电平时，所述第一时钟信号端接收到的时钟信号为低电平；并在选择信号的第一个低电平时段，将所述锁存电路在选择信号为高电平时输出的信号进行非运算后得到的信号，与反馈信号进行或非运算后输出；以及在选择信号为低电平的时间段中除所述选择信号的第一个低电平时段以外的时间段，输出低电平信号；
[0010]所述传输电路，在所述锁存电路输出的信号为高电平时，输出与所述第一时钟信号端接收到的时钟信号相关的信号；并在锁存电路输出的信号为低电平时，输出电平信号;
[0011]其中，所述反馈信号能够使得所述锁存电路在所述选择信号为高电平的时段输出的信号和在所述选择信号的第一个低电平时段输出的信号相同；在所述选择信号的第一个低电平时段的结束时刻，所述反馈信号由低电平变为高电平；所述选择信号的第一个低电平时段是所述选择信号由高电平变为低电平的时刻，到所述移位寄存单元的下一级移位寄存单元输出的信号的电平由低电平跳变为高电平的时刻之间的时间段。
[0012]本发明实施例提供的一种显示面板，包括多级本发明实施例提供的移位寄存单
J Li ο
[0013]本发明实施例提供的一种显示装置，包括本发明实施例提供的显示面板。
[0014]本发明实施例的有益效果包括:
[0015]本发明实施例提供的移位寄存单元、显示面板和显示装置，由于移位寄存单元中的锁存电路在选择信号为高电平时，能够将第一时钟信号端接收到的时钟信号与低电平信号经过或非运算后输出高电平信号，并在选择信号的第一个低电平时段，维持选择信号为高电平时的锁存电路的状态，也就是说，锁存电路能够将选择信号为高电平时的状态的锁存，并由反馈信号来改变锁存电路的状态，以及由锁存电路输出的信号来控制传输电路输出的信号，从而实现移位寄存的功能。也就是说本发明实施例提供的移位寄存单元由选择信号来控制移位寄存单元实现移位寄存的功能，这样可以避免采用互补反相的两个时钟信号来控制移位寄存单元中的传输门以实现移位功能，从而降低了移位寄存单元在非工作时段的无谓的功耗。
【专利附图】
【附图说明】
[0016]图1为现有技术中的移位寄存单兀的结构不意图；
[0017]图2为本发明实施例提供的移位寄存单元的结构框图；
[0018]图3为本发明实施例提供的移位寄存单元中的锁存电路的结构示意图之一；
[0019]图4为本发明实施例提供的移位寄存单元中的锁存电路的结构示意图之二 ；
[0020]图5为本发明实施例提供的移位寄存单元中的传输电路的结构示意图之一；
[0021]图6为本发明实施例提供的移位寄存单元中的传输电路的结构示意图之二 ；
[0022]图7为本发明实施例提供移位寄存单元中的缓冲电路的结构示意图；
[0023]图8为本发明实施例提供的移位寄存单元中的扫描方向选择电路的结构示意图；
[0024]图9为本发明实施例提供的移位寄存单元的结构示意图之一；
[0025]图10为本发明实施例提供的移位寄存单元的结构示意图之二 ；
[0026]图11为图9或图10所示的移位寄存单元正向扫描时的工作时序图；
[0027]图12为图9或图10所示的移位寄存单元反向扫描时的工作时序图；
[0028]图13为本发明实施例提供的移位寄存单元的结构示意图之三；
[0029]图14为本发明实施例提供的移位寄存单元的结构示意图之四；
[0030]图15为图13或图14所示的移位寄存单元正向扫描时的工作时序图；
[0031]图16为图13或图14所示的移位寄存单元反向扫描时的工作时序图；
[0032]图17为本发明实施例提供的移位寄存单元的结构示意图之五；
[0033]图18为本发明实施例提供的移位寄存单元的结构示意图之六；
[0034]图19为图17或图18所示的移位寄存单元正向扫描时的工作时序图；
[0035]图20为图17或图18所示的移位寄存单元反向扫描时的工作时序图；
[0036]图21为本发明实施例提供的移位寄存单元的结构示意图之七；
[0037]图22为本发明实施例提供的移位寄存单元的结构示意图之八；
[0038]图23为本发明实施例提供的移位寄存单元的结构示意图之九；
[0039]图24为本发明实施例提供的移位寄存单元的结构示意图之十；
[0040]图25为本发明实施例提供的移位寄存单元的结构示意图之十一；
[0041]图26为本发明实施例提供的移位寄存单元的结构示意图之十二 ；
[0042]图27为图9、图10、图13、图14任一所不的移位寄存单兀级联时的连接关系的不意图之一；
[0043]图28为图9、图10、图13、图14任一所不的移位寄存单兀级联时的连接关系的不意图之二 ；
[0044]图29为图17或图18所不的移位寄存单兀级联时的连接关系的不意图之一；
[0045]图30为图17或图18所示的移位寄存单元级联时的连接关系的示意图之二 ；
[0046]图31为图21、图22、图23、图24任一所示的移位寄存单元级联时的连接关系的示意图；
[0047]图32为图25或图26所不的移位寄存单兀级联时的连接关系的不意图。
【具体实施方式】
[0048]本发明实施例提供的移位寄存单元、显示面板和显示装置，移位寄存单元中的锁存电路能够锁存选择信号为高电平时锁存电路状态，并由反馈信号来改变锁存电路的状态，以及由锁存电路输出的信号来控制传输电路输出的信号，从而实现移位寄存的功能，这样可以避免由互补反相的两个时钟信号来控制移位寄存单元中的传输门以实现移位功能，从而降低移位寄存单元在非工作时段的无谓的功耗。
[0049]下面结合说明书附图，对本发明实施例提供的一种移位寄存单元、显示面板和显示装置的【具体实施方式】进行说明。
[0050]本发明实施例提供的一种移位寄存单元，如图2所示，包括锁存电路21和传输电路22 ；
[0051]锁存电路21，在选择信号为高电平时，将移位寄存单元的第一时钟信号端接收到的时钟信号与低电平信号经过或非运算后输出，当选择信号为高电平时，所述第一时钟信号端接收到的时钟信号为低电平；并在选择信号的第一个低电平时段，将所述锁存电路在选择信号为高电平时输出的信号进行非运算后得到的信号，与反馈信号进行或非运算后输出；以及在选择信号为低电平的时间段中除所述选择信号的第一个低电平时段以外的时间段，输出低电平信号；
[0052]传输电路22,在所述锁存电路输出的信号为高电平时,输出与所述第一时钟信号端接收到的时钟信号相关的信号；并在锁存电路输出的信号为低电平时，输出电平信号；
[0053]其中，所述反馈信号能够使得所述锁存电路在所述选择信号为高电平的时段输出的信号和在所述选择信号的第一个低电平时段输出的信号相同；在所述选择信号的第一个低电平时段的结束时刻，所述反馈信号由低电平变为高电平；所述选择信号的第一个低电平时段是所述选择信号由高电平变为低电平的时刻，到所述移位寄存单元的下一级移位寄存单元输出的信号由低电平跳变为高电平的时刻之间的时间段。
[0054]在正向扫描时，第k级移位寄存单元接收到的选择信号可以为第k-Ι级移位寄存单元输出的信号，此时，第k级移位寄存单元的下一级移位寄存单元为第k+Ι级移位寄存单元；在反向扫描时，第k级移位寄存单元接收到的选择信号可以为第k+Ι级移位寄存单元输出的信号，此时，第k级移位寄存单元的下一级移位寄存单元为第k-Ι级移位寄存单元；在选择信号为高电平的时段和该选择信号的第一个低电平时段，第k级移位寄存单元处于工作状态。
[0055]在选择信号为高电平的时段，选择信号为高电平，移位寄存单元的第一时钟信号端接收到的信号为低电平，锁存电路输出的信号为高电平，在选择信号的第一个低电平时段，选择信号为低电平，移位寄存单元的第一时钟信号端接收到的信号为高电平，锁存电路输出的信号依然为高电平，也就是说，在选择信号的第一个低电平时段，锁存电路能够锁存其在选择信号为高电平时的状态。并且，在选择信号的第一个低电平时段，锁存电路会将锁存电路在选择信号为高电平时输出的信号进行非运算后得到的信号与反馈信号进行或非运算后输出，因此，一旦反馈信号为高电平，锁存电路输出的信号就会变为低电平，也就是说，在选择信号为低电平时，可以由反馈信号来改变锁存电路的输出的信号，这样，可以使移位寄存单元由工作状态进入非工作状态；而在选择信号的第一个低电平时段的结束时亥IJ，反馈信号由低电平变为高电平，因此，在选择信号的第一个低电平时段的结束时刻，锁存电路输出的信号就会变为低电平，也就是说，在选择信号的第一个低电平时段的结束时亥IJ，移位寄存单元由工作状态进入非工作状态。
[0056]在锁存电路输出的信号为高电平时,传输电路输出与移位寄存单兀的第一时钟信号端接收到的时钟信号相关的信号，可以是在锁存电路输出的信号为高电平时传输电路输出与移位寄存单元的第一时钟信号端接收到的时钟信号相同的信号，也可以是在锁存电路输出的信号为高电平时传输电路输出与移位寄存单元的时钟信号端接收到的时钟信号反相的信号，从而使该移位寄存单元实现移位寄存的功能；在锁存电路输出的信号为低电平时，传输电路输出电平信号，可以是在锁存电路输出的信号为低电平时传输电路输出高电平信号，也可以是在锁存电路输出的信号为低电平时传输电路输出低电平信号，从而使该移位寄存单元进入非工作状态。
[0057]也就是说，本发明实施例提供的移位寄存单元采用选择信号来控制锁存电路在选择信号的第一个低电平时段锁存其在选择信号为高电平时的锁存电路的状态，并由锁存电路的状态来控制传输电路，从而使移位寄存单元实现移位寄存功能，并由选择信号为低电平时的反馈信号的电平的改变来改变锁存电路的状态，从而使移位寄存单元进入非工作状态，这样，无需采用互补反相的两个时钟信号来控制传输门使得移位寄存单元实现移位寄存功能，并使其进入非工作状态，从而降低了移位寄存单元的在非工作阶段的无谓的功耗。
[0058]可选地,如图3所不,锁存电路包括第一反相器INV1、三态反相器T_INV、第一传输门TG1、第二传输门TG2、第一或非门Norl和第一晶体管Tl ；
[0059]第一反相器INVl接收选择信号CH0，并将选择信号CHO经过非运算后输出；如果选择信号CHO为高电平,那么第一反相器INVl输出的信号为低电平；如果选择信号CHO为低电平，那么第一反相器INVl输出的信号为高电平；
[0060]第一传输门TGl的低电平有效的控制端接收第一反相器INVl输出的信号，第一传输门TGl的高电平有效的控制端接收选择信号CH0，第一传输门TGl的输入端为所述移位寄存单元的的第一时钟信号端CLKINl，第一传输门TGl在第一传输门TGl开启时将第一传输门TGl的输入端接收到的时钟信号输出；当选择信号CHO为高电平时，第一传输门TGl开启，当选择信号CHO为低电平时，第一传输门TGl关闭；
[0061]第二传输门TG2的低电平有效的控制端接收选择信号CH0，第二传输门TG2的高电平有效的控制端接收第一反相器INVl输出的信号，第二传输门TG2接收反馈信号FB，并在第二传输门TG2开启时将反馈信号FB输出；当选择信号CHO为低电平时，第二传输门TG2开启，当选择信号CHO为高电平时，第二传输门TG2关闭；
[0062]第一或非门Norl的一个输入端分别连接第一传输门TGl的输出端和三态反相器T.1NV的输出端，第一或非门Norl的另一个输入端分别连接第二传输门TG2的输出端和第一晶体管Tl的第一极，第一或非门Norl输出的信号为锁存电路输出的信号0UT_Latch ；
[0063]三态反相器T_INV的低电平有效的控制端接收选择信号CH0，三态反相器T_INV的高电平有效的控制端接收第一反相器INVl输出的信号，三态反相器T_INV接收第一或非门Norl输出的信号，并在选择信号CHO为低电平、且第一反相器INVl输出的信号为高电平时，将第一或非门Norl输出的信号进行非运算后输出；当选择信号CHO为高电平时，三态反相器T_INV为高阻态，当选择信号CHO为低电平时，三态反相器T_INV开启，三态反相器T_INV将接收到的信号进行非运算后输出；
[0064]第一晶体管Tl的栅极接收选择信号CH0，第一晶体管Tl的第二极接收低电平信号VSS;其中，第一晶体管Tl的第一极为源极时，第一晶体管Tl的第二极为漏极，第一晶体管Tl的第一极为漏极时，第一晶体管Tl的第二极为源极。
[0065]在选择信号CHO为高电平的时段，选择信号CHO为高电平，移位寄存单元的第一时钟信号端CLKINl接收到的信号为低电平，反馈信号FB为高电平，第一反相器INVl输出的信号为低电平，因此，第一传输门TGl开启，第二传输门TG2关闭,第一晶体管Tl导通,三态反相器T_INV为高阻态，因此，第一或非门Norl接收到的两个信号均为低电平，第一或非门Norl输出的信号为高电平。
[0066]在选择信号CHO的第一个低电平时段，选择信号CHO为低电平，移位寄存单元的第一时钟信号端CLKINl接收到的信号为高电平，反馈信号FB为低电平，第一反相器INVl输出的信号为高电平，因此，第一传输门TGl关闭，第二传输门TG2开启，第一晶体管Tl关断，三态反相器T_INV开启，三态反相器T_INV将选择信号CHO为高电平时第一或非门Norl输出的信号，即高电平信号进行非运算后，输出至第一或非门Norl的一个输入端，由于第一晶体管Tl关断，第二传输门TG2开启，因此，第一或非门Norl的另一个输入端接收低电平的反馈信号FB，因此，在选择信号CHO的第一个低电平时段，第一或非门Norl仍然输出高电平?目号。
[0067]在选择信号CHO为高电平的时段和选择信号CHO的第一个低电平时段，锁存电路输出的信号均为高电平信号，传输电路输出的信号与移位寄存单元的第一时钟信号端接收到的时钟信号相关，移位寄存单元处于工作状态。
[0068]在选择信号CHO的第一个低电平时段结束后至选择信号CHO再次为高电平之前的时段，选择信号CHO —直为低电平，因此，第一传输门TGl关闭，第二传输门TG2开启，第一晶体管Tl关断，三态反相器T_INV开启，一旦反馈信号FB为高电平，第一或非门Norl接收到高电平信号，就会输出低电平信号，这会导致三态反相器T_INV输出高电平信号,从而使得锁存电路保持在输出低电平信号的状态，直至选择信号CHO再次为高电平时，锁存电路输出的信号才会发生改变。
[0069]也就是说，在选择信号CHO的第一个低电平时段结束后至选择信号CHO再次为高电平之前的时段，一旦反馈信号FB为高电平，锁存电路就由输出高电平信号的状态变为输出低电平信号的状态，而在锁存电路输出低电平信号时，传输电路输出的信号为电平信号，移位寄存单元处于非工作状态。而由于反馈信号FB在选择信号CHO的第一个低电平时段的结束时刻由低电平变为高电平，因此，移位寄存单元在选择信号CHO的第一个低电平时段的结束时刻由工作状态进入非工作状态。
[0070]可选地，如图4所示，锁存电路包括第二反相器INV2、第三反相器INV3、第三传输门TG3、第四传输门TG4、第五传输门TG5、第二或非门Nor2和第二晶体管T2 ；
[0071]第二反相器INV2接收选择信号CH0，并将选择信号CHO经过非运算后输出；如果选择信号CHO为高电平，那么第二反相器INV2输出的信号为低电平；如果选择信号CHO为低电平，那么第二反相器INV2输出的信号为高电平；
[0072]第三传输门TG3的低电平有效的控制端接收第二反相器INV2输出的信号，第三传输门TG3的高电平有效的控制端接收选择信号CH0，第三传输门TG3的输入端连接移位寄存单元的第一时钟信号端CLKIN1，第三传输门TG3在第三传输门TG3开启时将第三传输门TG3的输入端接收到的时钟信号输出；当选择信号CHO为高电平时，第三传输门TG3开启，当选择信号CHO为低电平时，第三传输门TG3关闭；
[0073]第四传输门TG4的低电平有效的控制端接收选择信号CH0，第四传输门TG4的高电平有效的控制端接收第二反相器INV2输出的信号，第四传输门TG4接收反馈信号FB，并在第四传输门TG4开启时将反馈信号FB输出；当选择信号CHO为低电平时，第四传输门TG4开启，当选择信号CHO为高电平时，第四传输门TG4关闭；
[0074]第二或非门Nor2的一个输入端分别连接第三传输门TG3的输出端和第五传输门TG5的输出端，第二或非门Nor2的另一个输入端分别连接第四传输门TG4的输出端和第二晶体管T2的第一极，第二或非门Nor2输出的信号为锁存电路输出的信号0UT_Latch ；
[0075]第三反相器INV3接收第二或非门Nor2输出的信号，并将第二或非门Nor2输出的信号进行非运算后输出；当第二或非门Nor2输出高电平信号时,第三反相器INV3输出低电平信号，当第二或非门Nor2输出低电平信号时，第三反相器INV3输出高电平信号；
[0076]第五传输门TG5的低电平有效的控制端接收选择信号CH0,第五传输门TG5的高电平有效的控制端接收第二反相器INV2输出的信号，第五传输门TG5接收第三反相器INV3输出的信号，并在选择信号CHO为低电平时,将第三反相器INV3输出的信号输出；在选择信号CHO为低电平时，第五传输门TG5开启，在选择信号CHO为高电平时，第五传输门TG5关闭；
[0077]第二晶体管T2的栅极接收选择信号CH0，第二晶体管T2的第二极接收低电平信号VSS ;其中，第二晶体管T2的第一极为源极时，第二晶体管T2的第二极为漏极，第二晶体管T2的第一极为漏极时，第二晶体管T2的第二极为源极。
[0078]在选择信号CHO为高电平的时段，选择信号CHO为高电平，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平，反馈信号FB为高电平，第二反相器INV2输出的信号为低电平，因此，第三传输门TG3开启，第四传输门TG4关闭，第五传输门TG5关闭，第二晶体管T2导通，因此，第二或非门Nor2接收到的两个信号均为低电平，第二或非门Nor2输出的信号为高电平。
[0079]在选择信号CHO的第一个低电平时段，选择信号CHO为低电平，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为高电平，反馈信号FB为低电平，第二反相器INV2输出的信号为高电平，因此，第三传输门TG3关闭，第四传输门TG4开启，第五传输门TG5开启，第二晶体管T2关断，第三反相器INV3将选择信号CHO为高电平时第二或非门Nor2输出的信号，即高电平信号进行非运算后，通过第五传输门TG5输出至第二或非门Nor2的一个输入端，由于第二晶体管T2关断，第四传输门TG4开启，因此，第二或非门Nor2的另一个输入端接收低电平的反馈信号FB，因此，在选择信号CHO的第一个低电平时段，第二或非门Nor2仍然输出高电平信号。
[0080]在选择信号CHO为高电平的时段和选择信号CHO的第一个低电平时段，锁存电路输出的信号均为高电平信号，传输电路输出的信号与移位寄存单元的第一时钟信号端接收到的时钟信号相关，移位寄存单元处于工作状态。
[0081]在选择信号CHO的第一个低电平时段结束后至选择信号CHO再次为高电平之前的时段，选择信号CHO —直为低电平，因此,第三传输门TG3关闭，第四传输门TG4开启，第五传输门TG5开启，第二晶体管T2关断，一旦反馈信号FB为高电平，第二或非门Nor2接收到高电平信号，就会输出低电平信号，这会导致第三反相器INV3输出高电平信号，从而使得锁存电路保持在输出低电平信号的状态，直至选择信号CHO再次为高电平时，锁存电路输出的信号才会发生改变。
[0082]也就是说，在选择信号CHO的第一个低电平时段结束后至选择信号CHO再次为高电平之前的时段，一旦反馈信号FB为高电平，锁存电路就由输出高电平信号的状态变为输出低电平信号的状态，而在锁存电路输出低电平信号时，传输电路输出的信号为电平信号，移位寄存单元处于非工作状态。
[0083]可选地,如图5所不,传输电路包括第六传输门TG6、第三晶体管T3和第一与非门Nandl ；
[0084]第六传输门TG6的高电平有效的控制端接收锁存电路输出的信号0UT_Latch，第六传输门TG6的低电平有效的控制端接收锁存电路输出的信号0UT_Latch经过非运算后的信号0UT_Latch_Inv，第六传输门TG6的输入端连接到所述移位寄存单元的第一时钟信号端CLKINl，第六传输门TG6在锁存电路输出的信号0UT_Latch为高电平时将第六传输门TG6的输入端接收到的时钟信号输出；
[0085]第一与非门Nandl的一个输入端接收使能信号EN，第一与非门Nand的另一个输入端分别连接第六传输门TG6的输出端和第三晶体管T3的第一极,第一与非门Nandl输出的信号为传输电路输出的信号0UT_Trans ;使能信号EN在一巾贞图像显不的时间段内为高电平；
[0086]第三晶体管T3栅极接收锁存电路输出的信号0UT_Latch经过非运算后的信号0UT_Latch_Inv，第三晶体管T3的第二极接收低电平信号VSS ;其中，第三晶体管T3的第一极为源极时，第三晶体管T3的第二极为漏极，第三晶体管T3的第一极为漏极时，第三晶体管T3的第二极为源极。
[0087]当锁存电路输出的信号0UT_Latch为高电平时，第六传输门TG6开启，第三晶体管T3关断，第六传输门TG6将其输入端接收到的时钟信号输出至第一与非门Nandl的一个输入端，此时，由于时能信号EN为高电平,若第六传输门TG6的输入端接收到的时钟信号为低电平，则第一与非门Nandl输出高电平信号，若第六传输门TG6的输入端接收到的时钟信号为高电平，则第一与非门Nandl输出低电平信号。当锁存电路输出的信号0UT_Latch为低电平时，第六传输门TG6关闭，第三晶体管T3导通，因此，低电平信号VSS通过第三晶体管T3传输至第一与非门Nandl的一个输入端，此时，第一与非门Nandl输出高电平信号。
[0088]可选地，如图6所示，传输电路包括第二与非门Nand2 ;第二与非门Nand2的一个输入端接收锁存电路输出的信号0UT_Latch，第二与非门Nand2的另一个输入端连接移位寄存单元的第一时钟信号端CLKIN1，第二与非门Nand2输出的信号为传输电路输出的信号0UT_Transo
[0089]当锁存电路输出的信号0UT_Latch为高电平时，第二与非门Nand2输出的信号为移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号进行非运算后的信号，即当移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为高电平时，第二与非门Nand2输出低电平信号，当移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平时，第二与非门Nand2输出高电平信号。
[0090]为了增强移位寄存单元的驱动能力，较佳地，本发明实施例提供的移位寄存单元中还包括缓冲电路，缓冲电路接收传输电路输出的信号0UT_Trans，并将传输电路输出的信号0UT_Trans经过非运算后输出；即当传输电路输出的信号0UT_Trans为高电平时，缓冲电路输出的信号OUT_Buffer为低电平信号，当传输电路输出的信号OUT_Trans为低电平时，缓冲电路输出的信号OUT_Buffer为高电平信号。当本发明实施例提供的移位寄存单元中包括缓冲电路时，缓冲电路输出的信号OUT_Buffer为移位寄存单元输出的信号OUT。
[0091]可选地，如图7所示，缓冲电路包括2k+l个第四反相器INV4 ；2k+l个第四反相器INV4串联，串联后的第一个第四反相器INV4的输入端接收传输电路输出的信号0UT_Trans，除第一个第四反相器INV4以外的其它的第四反相器INV4中的前一个第四反相器INV4的输出端连接后一个第四反相器INV4的输入端,最后一个第四反相器INV4的输出端为缓冲电路的输出端；串联后的2k+l个第四反相器将传输电路输出的信号0UT_Trans经过非运算后输出，其中，k为非负整数。当k = O时，缓冲电路仅包括一个第四反相器。
[0092]为了使移位寄存单元可以正向扫描，也可以反向扫描，本发明实施例提供的移位寄存单元中还包括扫描方向选择的电路。扫描方向选择电路，在正向控制信号FS为高电平、且反向控制信号BS为低电平时，将正向选择信号输出CH0F，作为选择信号CHO ;并在正向控制信号FS为低电平、且反向控制信号BS为高电平时，将反向选择信号CHOB输出，作为选择信号CHO。
[0093]可选地,如图8所不,扫描方向选择电路包括第七传输门TG7和第八传输门TG8 ；第七传输门TG7的高电平有效的控制端接收正向控制信号FS，第七传输门TG7的低电平有效的控制端接收反向控制信号BS，第七传输门TG7接收正向选择信号CH0F，并在正向控制信号FS为高电平、且反向控制信号BS为低电平时，将正向选择信号CHOF输出；在正向控制信号FS为高电平、且反向控制信号BS为低电平时，第七传输门TG7开启；在正向控制信号FS为低电平、且反向控制信号BS为高电平时，第七传输门TG7关闭；
[0094]第八传输门TG8的高电平有效的控制端接收反向控制信号BS，第八传输门TG8的低电平有效的控制端接收正向控制信号FS，第八传输门TG8接收反向选择信号CH0B，并在正向控制信号FS为低电平、且反向控制信号BS为高电平时，将反向选择信号CHOB输出；在正向控制信号FS为高电平、且反向控制信号BS为低电平时，第八传输门TG8关闭；在正向控制信号FS为低电平、且反向控制信号BS为高电平时，第八传输门TG8开启。
[0095]本发明实施例提供的移位寄存单元的第一时钟信号端接收的时钟信号为第一时钟信号CLKl或者第二时钟信号CLK2，其中，第一时钟信号CLKl为高电平时，第二时钟信号CLK2为低电平；第二时钟信号CLK2为高电平时，第一时钟信号CLKl为低电平。
[0096]可选地，反馈信号FB为正向选择信号CHOF与反向选择信号CHOB进行或运算后得到的信号；正向选择信号CHOF为正向扫描时的选择信号CH0,反向选择信号CHOB为反向扫描时的选择信号CHO。
[0097]可选地，反馈信号FB为所述移位寄存单元第二时钟信号端CLKIN2接收到的时钟信号；所述移位寄存单元的第一时钟端CLKINl接收到的时钟信号为高电平时，所述移位寄存单元的第二时钟端CLKIN2接收到的时钟信号为低电平；所述移位寄存单元的第二时钟端CLKIN2接收到的时钟信号为高电平时，所述移位寄存单元的第一时钟端CLKINl接收到的时钟信号为低电平。因此，当移位寄存单元的第一时钟信号端CLKINl接收到的信号为第一时钟信号CLKl时，反馈信号FB，即移位寄存单元的第二时钟信号端CLKIN2接收到的信号为第二时钟信号CLK2 ;当移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为第二时钟信号CLK2时，反馈信号FB，即移位寄存单元的第二时钟信号端CLKIN2接收到的时钟信号为第一时钟信号CLKl。
[0098]可选地，反馈信号FB为传输电路输出的信号0UT_Trans。
[0099]当反馈信号FB为正向选择信号CHOF与反向选择信号CHOB进行或运算后得到的信号时，若本发明实施例提供的移位寄存单兀包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图3所示的结构，传输电路采用图5所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图9所示。
[0100]当反馈信号FB为正向选择信号CHOF与反向选择信号CHOB进行或运算后得到的信号时，若本发明实施例提供的移位寄存单兀包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图4所示的结构，传输电路采用图5所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图10所示。
[0101]图9和图10中的第三或非门Nor3和第五反相器INV5是为了将正向选择信号CHOF和反向选择信号CHOB进行或运算。以图9或图10所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为第一时钟信号CLKl为例进行说明，当然，图9或图10所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号也可以是第一时钟信号CLK2。
[0102]图9或图10所示的移位寄存单元在正向扫描时，正向控制信号FS为高电平，反向控制信号BS为低电平，因此，第七传输门TG7开启，第八传输门TG8关闭，正向选择信号CHOF作为选择信号CH0，移位寄存单元的工作时序图如图11所示。下面以图9或图10所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为第一时钟信号CLKl为例进行说明，当然，图9或图10所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号也可以是第一时钟信号CLK2。
[0103]在第I时段，即选择信号CH0、即正向选择信号CHOF为高电平的时段，锁存电路输出的信号0UT_Latch为高电平，因此，图9或图10中的第六传输门TG6开启，第三晶体管T3关断，因此，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号传输至第一与非门Nandl的一个输入端(第一与非门Nandl的该输入端的信号为Mid_0UT),而在第I时段,移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平，使能信号EN为高电平，因此，在第I时段，图9或图10所示的移位寄存单元输出的信号OUT为低电平。
[0104]在第2时段，即选择信号CH0、即正向选择信号CHOF为低电平的时段，锁存电路输出的信号0UT_Latch仍然为高电平，因此，图9或图10中的第六传输门TG6开启，第三晶体管T3关断，因此，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号传输至第一与非门Nandl的一个输入端，而在第2时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为高电平，使能信号EN为高电平，因此，在第2时段，图9或图10所示的移位寄存单元输出的信号OUT为高电平。
[0105]在由第2时段进入第3时段时，由于反向选择信号CHOB变为高电平,正向选择信号CHOF依然为低电平，因此，由正向选择信号CHOF和反向选择信号CHOB经过第三或非门Nor3和第五反相器INV5之后得到的信号由低电平变为高电平，这会使得锁存电路输出的信号0UT_Latch由高电平变为低电平。也就是说，在由第2时段进入第3时段时，由于反向选择信号CHOB由低电平变为高电平，这导致锁存电路输出的信号0UT_Latch由高电平变为低电平，从而使得图9或图10中的第六传输门TG6关闭、第三晶体管T3导通，低电平信号VSS传输至第一与非门Nandl的一个输入端，因此,在第3时段,第一与非门Nandl的一个输入端接收低电平信号VSS,第一与非门Nandl的另一个输入端接收使能信号EN,而在第3时段，使能信号EN为高电平，因此，在第3时段，图9或图10所示的移位寄存单元输出的信号OUT为低电平。
[0106]之后，图9或图10所示的移位寄存单元一直处于第3时段，直到正向选择信号CHOF再次为高电平时，图9或图10所示的移位寄存单元才能由第3时段进入第I时段。在第I时段和第2时段，图9和图10所示的移位寄存单元均处于工作状态，在第3时段，图9和图10所示的移位寄存单元均处于非工作状态。
[0107]图9或图10所示的移位寄存单元在反向扫描时，反向控制信号BS为高电平，正向控制信号FS为低电平，因此，第七传输门TG7关闭，第八传输门TG8开启，反向选择信号CHOB作为选择信号CH0，移位寄存单元的工作时序图如图12所示。图9或图10所示的移位寄存单元在反向扫描时，其中的锁存电路、传输电路和缓冲电路与该移位寄存单元在正向扫描时的情况完全相同，在此不再赘述。
[0108]采用图9或图10所示的移位寄存单元进行扫描时，完全不需要采用一对互补反相的时钟信号来控制传输门开启和关闭，并且，时钟信号也不会加载到逻辑门(或非门、与非门、反相器)的输入端，因此，在移位寄存单元处于非工作状态时，不会对栅电容进行充放电，这降低了移位寄存单元在非工作状态下的无谓的功耗。
[0109]当反馈信号FB为传输电路输出的信号0UT_Trans时，若本发明实施例提供的移位寄存单元包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图3所示的结构，传输电路采用图5所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图13所示。
[0110]当反馈信号FB为传输电路输出的信号0UT_Trans时，若本发明实施例提供的移位寄存单元包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图4所示的结构，传输电路采用图5所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图14所示。
[0111]图13或图14所示的移位寄存单元在正向扫描时，正向控制信号FS为高电平，反向控制信号BS为低电平，因此，第七传输门TG7开启，第八传输门TG8关闭，正向选择信号CHOF作为选择信号CH0，移位寄存单元的工作时序图如图15所示。下面以图13或图14所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为第一时钟信号CLKl为例进行说明，当然，图13或图14所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号也可以是第一时钟信号CLK2。
[0112]在第I时段，即选择信号CH0、即正向选择信号CHOF为高电平的时段，锁存电路输出的信号0UT_Latch为高电平，因此，图13或图14中的第六传输门TG6开启，第三晶体管T3关断，因此，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号传输至第一与非门Nandl的一个输入端(第一与非门Nandl的该输入端的信号为Mid_0UT),而在第I时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平，使能信号EN为高电平，因此，在第I时段，图13或图14所示的移位寄存单元输出的信号OUT为低电平。
[0113]在第2时段，即选择信号CH0、即正向选择信号CHOF为低电平的时段，锁存电路输出的信号OUT_Latch仍然为高电平，因此，图13或图14中的第六传输门TG6开启，第三晶体管T3关断，因此，移位寄存单元的第一时钟信号端CLKINl接收到的信号传输至第一与非门Nandl的一个输入端，而在第2时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为高电平，使能信号EN为高电平，因此，在第2时段，图13或图14所示的移位寄存单元输出的信号OUT为高电平。
[0114]在由第2时段进入第3时段时，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号由高电平变为低电平，而第六传输门TG6和第三晶体管T3仍然保持第2时段时的状态，即第六传输门TG6开启，第三晶体管T3关断，因此，图13或图14所示的移位寄存单元输出的信号OUT由高电平变为低电平,也就是说传输电路输出的信号0UT_Trans,即第一与非门Nandl输出的信号由低电平变为高电平，也就是说反馈信号FB由低电平变为高电平，这会使得锁存电路输出的信号0UT_Latch由高电平变为低电平。也就是说，在由第2时段进入第3时段时，由于移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号由高电平变为低电平，这导致锁存电路输出的信号0UT_Latch由高电平变为低电平，从而使得图13或图14中的第六传输门TG6关闭、第三晶体管T3导通，低电平信号VSS传输至第一与非门Nandl的一个输入端，因此，在第3时段，第一与非门Nandl的一个输入端接收低电平信号VSS，第一与非门Nandl的另一个输入端接收使能信号EN，而在第3时段，使能信号EN为高电平，因此，在第3时段，图13或图14所示的移位寄存单元输出的信号OUT为低电平。
[0115]之后，图13或图14所示的移位寄存单元一直处于第3时段，直到正向选择信号CHOF再次为高电平时，图13或图14所示的移位寄存单元才能由第3时段进入第I时段。在第I时段和第2时段，图13和图14所示的移位寄存单元均处于工作状态，在第3时段，图13和图14所不的移位寄存单兀均处于非工作状态。正向扫描时,反向选择信号CHOB不会对移位寄存单元中的各部分电路产生影响。
[0116]图13或图14所示的移位寄存单元在反向扫描时，反向控制信号BS为高电平，正向控制信号FS为低电平，因此，第七传输门TG7关闭，第八传输门TG8开启，反向选择信号CHOB作为选择信号CH0，移位寄存单元的工作时序图如图16所示。图13或图14所示的移位寄存单元在反向扫描时，其中的锁存电路、传输电路和缓冲电路与该移位寄存单元在正向扫描时的情况完全相同，在此不再赘述。反向扫描时，正向选择信号CHOF不会对移位寄存单元中的各部分电路产生影响。
[0117]采用图13或图14所示的移位寄存单元进行扫描时，完全不需要采用时钟信号CLK来控制传输门开启和关闭，并且，时钟信号也不会加载到逻辑门(或非门、与非门、反相器)的输入端，因此，在移位寄存单元处于非工作状态时，不会对栅电容进行充放电，这降低了移位寄存单元在非工作状态下的无谓的功耗。但是，图13或图14所示的移位寄存单元在时钟信号的占空比小于50 %时，会存在逻辑竞争的风险。
[0118]当反馈信号FB为移位寄存单元的第二时钟信号端CLKIN2接收到的时钟信号时，若本发明实施例提供的移位寄存单兀包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图3所示的结构，传输电路采用图5所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图17所示。
[0119]当反馈信号FB为移位寄存单元的第二时钟信号端CLKIN2接收到的时钟信号时，若本发明实施例提供的移位寄存单兀包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图4所示的结构，传输电路采用图5所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图18所示。
[0120]图17或图18所示的移位寄存单元在正向扫描时，正向控制信号FS为高电平，反向控制信号BS为低电平，因此，第七传输门TG7开启，第八传输门TG8关闭，正向选择信号CHOF作为选择信号CH0，移位寄存单元的工作时序图如图19所示。
[0121]在第I时段，即选择信号CH0、即正向选择信号CHOF为高电平的时段，锁存电路输出的信号0UT_Latch为高电平，因此，图17或图18中的第六传输门TG6开启，第三晶体管T3关断，因此，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号传输至第一与非门Nandl的一个输入端(第一与非门Nandl的该输入端的信号为Mid_0UT),而在第I时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平，使能信号EN为高电平，因此，在第I时段，图17或图18所示的移位寄存单元输出的信号OUT为低电平。
[0122]在第2时段，即选择信号CH0、即正向选择信号CHOF为低电平的时段，锁存电路输出的信号0UT_Latch仍然为高电平，因此，图17或图18中的第六传输门TG6开启，第三晶体管T3关断，因此，移位寄存单元的第一时钟信号端CLKINl接收到的信号传输至第一与非门Nand的一个输入端，而在第2时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为高电平，使能信号EN为高电平，因此，在第2时段，图17或图18所示的移位寄存单元输出的信号OUT为高电平。
[0123]在由第2时段进入第3时段时，选择信号CH0、即正向选择信号CHOF为低电平，因此，第四传输门TG4开启，移位寄存单元的第二反相时钟信号端CLKIN2接收到的时钟信号由低电平变为高电平，这会使得锁存电路输出的信号0UT_Latch由高电平变为低电平，从而使得图17或图18中的第六传输门TG6关闭、第三晶体管T3导通，低电平信号VSS传输至第一与非门Nandl的一个输入端，因此,在第3时段,第一与非门Nandl的一个输入端接收低电平信号VSS，第一与非门Nandl的另一个输入端接收使能信号EN，而在第3时段，使能信号EN为高电平，因此，在第3时段，图17或图18所示的移位寄存单元输出的信号OUT为低电平。
[0124]之后，图17或图18所示的移位寄存单元一直处于第3时段，直到正向选择信号CHOF再次为高电平时，图17或图18所示的移位寄存单元才能由第3时段进入第I时段。在第I时段和第2时段，图17和图18所示的移位寄存单元均处于工作状态，在第3时段，图17和图18所不的移位寄存单兀均处于非工作状态。由于正向扫描时,反向选择信号CHOB不会对移位寄存单元中的各部分电路产生影响，因此，反向选择信号CHOB并未在图19中示出。
[0125]图17或图18所示的移位寄存单元在反向扫描时，反向控制信号BS为高电平，正向控制信号FS为低电平，因此，第七传输门TG7关闭，第八传输门TG8开启，反向选择信号CHOB作为选择信号CH0，移位寄存单元的工作时序图如图20所示。图17或图18所示的移位寄存单元在反向扫描时，其中的锁存电路、传输电路和缓冲电路与该移位寄存单元在正向扫描时的情况完全相同，在此不再赘述。反向扫描时，正向选择信号CHOF不会对移位寄存单元中的各部分电路产生影响。
[0126]采用图17或图18所示的移位寄存单元进行扫描时，移位寄存单元的第二时钟信号端CLKIN2接收到的时钟信号在移位寄存单元处于非工作状态时会加载到或非门的输入端，这也会对或非门中的栅电容进行充放电，但是该移位寄存单元完全不需要采用一对反相互补的时钟信号来控制传输门开启和关闭，因此，相比于传统的移位寄存单元在非工作状态下的功耗，该移位寄存单元在非工作状态下的无谓的功耗还是降低了。
[0127]当反馈信号FB为正向选择信号CHOF与反向选择信号CHOB进行或运算后得到的信号时，若本发明实施例提供的移位寄存单兀包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图3所示的结构，传输电路采用图6所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图21所示。
[0128]当反馈信号FB为正向选择信号CHOF与反向选择信号CHOB进行或运算后得到的信号时，若本发明实施例提供的移位寄存单兀包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图4所示的结构，传输电路采用图6所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图22所示。
[0129]图21或图22所示的移位寄存单元在正向扫描时，正向控制信号FS为高电平，反向控制信号BS为低电平，因此，第七传输门TG7开启，第八传输门TG8关闭，正向选择信号CHOF作为选择信号CH0，移位寄存单元的工作时序图如图11所示。下面以图21或图22所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为第一时钟信号CLKl为例进行说明，当然，图21或图22所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号也可以为第一时钟信号CLK2。
[0130]在第I时段，即选择信号CH0、即正向选择信号CHOF为高电平的时段，锁存电路输出的信号0UT_Latch为高电平，因此，图21或图22中的第二与非门Nand2的一个输入端为高电平，而在第I时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平，因此，在第I时段，图21或图22所示的移位寄存单元输出的信号OUT为低电平。
[0131]在第2时段，即选择信号CH0、即正向选择信号CHOF为低电平的时段，锁存电路输出的信号0UT_Latch仍然为高电平，因此，图21或图22中的第二与非门Nand2的一个输入端为高电平，而在第2时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为高电平，因此，在第2时段，图21或图22所示的移位寄存单元输出的信号OUT为高电平。
[0132]在由第2时段进入第3时段时，由于反向选择信号CHOB变为高电平，正向选择信号CHOF依然为低电平，因此，由正向选择信号CHOF和反向选择信号CHOB经过第三或非门Nor3和第五反相器INV5之后得到的信号由低电平变为高电平，这会使得锁存电路输出的信号0UT_Latch由高电平变为低电平。也就是说，在由第2时段进入第3时段时，由于反向选择信号CHOB由低电平变为高电平，这导致锁存电路输出的信号0UT_Latch由高电平变为低电平，而在由第2时段进入第3时段时移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号由高电平变为低电平，这使得图21或图22所示的移位寄存单元输出的信号OUT为由高电平变为低电平，因此，在第3时段，图21或图22所示的移位寄存单元输出的信号OUT为低电平。
[0133]之后，图21或图22所示的移位寄存单元一直处于第3时段，直到正向选择信号CHOF再次为高电平时，图21或图22所示的移位寄存单元才能由第3时段进入第I时段。在第I时段和第2时段，图21和图22所示的移位寄存单元均处于工作状态，在第3时段，图21和图22所示的移位寄存单元均处于非工作状态。
[0134]图21或图22所示的移位寄存单元在反向扫描时，反向控制信号BS为高电平，正向控制信号FS为低电平，因此，第七传输门TG7关闭，第八传输门TG8开启，反向选择信号CHOB作为选择信号CH0，移位寄存单元的工作时序图如图12所示。图21或图22所示的移位寄存单元在反向扫描时，其中的锁存电路、传输电路和缓冲电路与该移位寄存单元在正向扫描时的情况完全相同，在此不再赘述。
[0135]采用图21或图22所示的移位寄存单元进行扫描时，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号在移位寄存单元处于非工作状态时会加载到与非门的输入端，这会对与非门中的栅电容进行充放电，但是该移位寄存单元完全不需要采用一对互补反相的时钟信号来控制传输门开启和关闭，因此，相比于传统的移位寄存单元在非工作状态下的功耗，该移位寄存单元在非工作状态下的无谓的功耗还是降低了。
[0136]当反馈信号FB为传输电路输出的信号0UT_Trans时,若本发明实施例提供的移位寄存单元包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图3所示的结构，传输电路采用图6所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图23所示。
[0137]当反馈信号FB为传输电路输出的信号0UT_Trans时，若本发明实施例提供的移位寄存单元包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图4所示的结构，传输电路采用图6所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图24所示。
[0138]图23或图24所示的移位寄存单元在正向扫描时，正向控制信号FS为高电平，反向控制信号BS为低电平，因此，第七传输门TG7开启，第八传输门TG8关闭，正向选择信号CHOF作为选择信号CH0，移位寄存单元的工作时序图如图15所示。下面以图23或图24所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为第一时钟信号CLKl为例进行说明，当然，图23或图24所示的移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号也可以为第一时钟信号CLK2。
[0139]在第I时段，即选择信号CH0、即正向选择信号CHOF为高电平的时段，锁存电路输出的信号0UT_Latch为高电平，因此，图23或图24中的第二与非门Nand2的一个输入端为高电平，而在第I时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平，因此，在第I时段，图23或图24所示的移位寄存单元输出的信号OUT为低电平。
[0140]在第2时段，即选择信号CH0、即正向选择信号CHOF为低电平的时段，锁存电路输出的信号0UT_Latch仍然为高电平，因此，图23或图24中的第二与非门Nand2的一个输入端为高电平，而在第2时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为高电平，因此，在第2时段，图23或图24所示的移位寄存单元输出的信号OUT为高电平。
[0141]在由第2时段进入第3时段时，移位寄存单元的地第一时钟信号端CLKINl接收到的时钟信号由高电平变为低电平，锁存电路仍然保持第2时段时的状态，即锁存电路仍然输出高电平信号，因此，图23或图24所示的移位寄存单元输出的信号OUT由高电平变为低电平，也就是说传输电路输出的信号0UT_Trans,即第二与非门Nand2输出的信号由低电平变为高电平，也就是说反馈信号FB由低电平变为高电平，这会使得锁存电路输出的信号OUT_Latch由高电平变为低电平。也就是说，在由第2时段进入第3时段时，由于移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号由高电平变为低电平，这导致锁存电路输出的信号OUT_Latch由高电平变为低电平，从而使得图23或图24所示的移位寄存单元输出的信号OUT为由高电平变为低电平，因此，在第3时段，图23或图24所示的移位寄存单元输出的信号OUT为低电平。
[0142]之后，图23或图24所示的移位寄存单元一直处于第3时段，直到正向选择信号CHOF再次为高电平时，图23或图24所示的移位寄存单元才能由第3时段进入第I时段。在第I时段和第2时段，图23和图24所示的移位寄存单元均处于工作状态，在第3时段，图23和图24所示的移位寄存单元均处于非工作状态。
[0143]图23或图24所示的移位寄存单元在反向扫描时，反向控制信号BS为高电平，正向控制信号FS为低电平，因此，第七传输门TG7关闭，第八传输门TG8开启，反向选择信号CHOB作为选择信号CH0，移位寄存单元的工作时序图如图16所示。图23或图24所示的移位寄存单元在反向扫描时，其中的锁存电路、传输电路和缓冲电路与该移位寄存单元在正向扫描时的情况完全相同，在此不再赘述。
[0144]采用图23或图24所示的移位寄存单元进行扫描时，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号在移位寄存单元处于非工作状态时会加载到与非门的输入端，这会对与非门中的栅电容进行充放电，但是该移位寄存单元完全不需要采用一对互补反相的时钟信号来控制传输门开启和关闭，因此，相比于传统的移位寄存单元在非工作状态下的功耗，该移位寄存单元在非工作状态下的无谓的功耗还是降低了。但是，图23或图24所示的移位寄存单元在时钟信号的占空比小于50%时，会存在逻辑竞争的风险。
[0145]当反馈信号FB为移位寄存单元的第二时钟信号端CLKIN2接收到的时钟信号时，若本发明实施例提供的移位寄存单兀包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图3所示的结构，传输电路采用图6所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图25所示。
[0146]当反馈信号FB为移位寄存单元的第二时钟信号端CLKIN2接收到的时钟信号时，若本发明实施例提供的移位寄存单兀包括锁存电路、传输电路，缓冲电路和扫描方向选择电路，并且锁存电路采用图4所示的结构，传输电路采用图6所示的结构，缓冲电路中仅包括一个第四反相器，扫描方向选择电路采用图8所示的结构，那么本发明实施例提供的移位寄存单元如图26所示。
[0147]图25或图26所示的移位寄存单元在正向扫描时，正向控制信号FS为高电平，反向控制信号BS为低电平，因此，第七传输门TG7开启，第八传输门TG8关闭，正向选择信号CHOF作为选择信号CH0，移位寄存单元的工作时序图如图19所示。
[0148]在第I时段，即选择信号CH0、即正向选择信号CHOF为高电平的时段，锁存电路输出的信号0UT_Latch为高电平，因此，图25或图26中的第二与非门Nand2的一个输入端为高电平，而在第I时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平，因此，在第I时段，图25或图26所示的移位寄存单元输出的信号OUT为低电平。
[0149]在第2时段，即选择信号CH0、即正向选择信号CHOF为低电平的时段，锁存电路输出的信号OUT_Latch仍然为高电平，因此，图25或图26中的第二与非门Nand2的一个输入端为高电平，而在第2时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为高电平，因此，在第2时段，图25或图26所示的移位寄存单元输出的信号OUT为高电平。
[0150]在由第2时段进入第3时段时，选择信号CH0、即正向选择信号CHOF为低电平，因此，第四传输门TG4开启，移位寄存单元的第二时钟信号端CLKIN2接收到的时钟信号由低电平变为高电平，这会使得锁存电路输出的信号0UT_Latch由高电平变为低电平，从而使得图25或图26中的第二与非门Nand2的一个输入端接收低电平信号，而在第3时段，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号为低电平，因此，在第3时段，图25或图26所示的移位寄存单元输出的信号OUT为低电平。
[0151]图25或图26所示的移位寄存单元在反向扫描时，反向控制信号BS为高电平，正向控制信号FS为低电平，因此，第七传输门TG7关闭，第八传输门TG8开启，反向选择信号CHOB作为选择信号CH0，移位寄存单元的工作时序图如图20所示。图25或图26所示的移位寄存单元在反向扫描时，其中的锁存电路、传输电路和缓冲电路与该移位寄存单元在正向扫描时的情况完全相同，在此不再赘述。
[0152]采用图25或图26所示的移位寄存单元进行扫描时，移位寄存单元的第二时钟信号端CLKIN2接收到的时钟信号在移位寄存单元处于非工作状态时会加载到或非门的输入端，这会对或非门中的栅电容进行充放电，移位寄存单元的第一时钟信号端CLKINl接收到的时钟信号在移位寄存单元处于非工作状态时也会加载到与非门的输入端，这会对与非门中的栅电容进行充放电，但是该移位寄存单元完全不需要采用一对互补反相的时钟信号来控制传输门开启和关闭，因此，相比于传统的移位寄存单元在非工作状态下的功耗，该移位寄存单元在非工作状态下的无谓的功耗还是降低了。
[0153]本发明实施例提供的一种显示面板包括多级本发明实施例提供的移位寄存单元。
[0154]当显示面板中的移位寄存单元为图9、图10、图13或图14所示的移位寄存单元时，各级移位寄存单元的连接方式如图27或图28所示。
[0155]在图27所示的连接关系中，除第一级移位寄存单元SRl以外的第m级移位寄存单元SRm接收的正向选择信号CHOF为第m_l级移位寄存单元SRm-1中的传输电路中的第一与非门Nandl的一个输入端的信号Mid_0UT，其中m大于等于2，小于等于N ;第一级移位寄存单元SRl接收的正向选择信号CHOF为初始触发信号STV。在图27所示的连接关系中，除第N级移位寄存单元SRN以外的第k级移位寄存单元SRk接收的反向选择信号CHOB为第k+Ι级移位寄存单元SRk+1中的传输电路中的第一与非门Nandl的一个输入端的信号Mid_OUT，其中k大于等于1，小于等于N-1 ;第N级移位寄存单元SRl接收的反向选择信号CHOB也为初始触发信号STV。在图27中，当P为奇数时，第P级移位寄存单元SRp的第一时钟信号端CLKINl接收的时钟信号为第一时钟信号CLK1，当P为偶数时，第P级移位寄存单元SRp的第一时钟信号端CLKINl接收的时钟信号为第二时钟信号CLK2，其中p大于等于1，小于等于N。图27中的各个移位寄存单元接收到的电源信号VDD是为移位寄存单元中的有源器件供电的。
[0156]在图28所示的连接关系中，除第一级移位寄存单元SRl以外的第m级移位寄存单元SRm接收的正向选择信号CHOF为第m_l级移位寄存单元SRm-1输出的信号OUT (m-Ι)，其中m大于等于2，小于等于N ;第一级移位寄存单元SRl接收的正向选择信号CHOF为初始触发信号STV。在图28所示的连接关系中，除第N级移位寄存单元SRN以外的第k级移位寄存单元SRk接收的反向选择信号CHOB为第k+Ι级移位寄存单元SRk+Ι输出的信号OUT (k+Ι)，其中k大于等于1，小于等于N-1 ;第N级移位寄存单元SRl接收的反向选择信号CHOB也为初始触发信号STV。在图28中，当P为奇数时，第P级移位寄存单元SRp的第一时钟信号端CLKINl接收的时钟信号为第一时钟信号CLK1，当P为偶数时，第P级移位寄存单元SRp的第一时钟信号端CLKINl接收的时钟信号为第二时钟信号CLK2，其中p大于等于1，小于等于N。图28中的各个移位寄存单元接收到的电源信号VDD是为移位寄存单元中的有源器件供电的。
[0157]当显示面板中的移位寄存单元为图17或图18所示的移位寄存单元时，各级移位寄存单元的连接方式如图29或图30所示。图29所示的各级移位寄存单元的连接关系与图27所示的各级移位寄存单元的连接关系的区别仅在于:图29所示的各级移位寄存单元还具有第二时钟信号端CLKIN2，在图29中，当P为奇数时，第P级移位寄存单元SRp的第二时钟信号端CLKIN2接收的时钟信号为第二时钟信号CLK2，当p为偶数时，第p级移位寄存单元SRp的第二时钟信号端CLKIN2接收的时钟信号为第一时钟信号CLK1，其中p大于等于1，小于等于N。图30所示的各级移位寄存单元的连接关系与图28所示的各级移位寄存单元的连接关系的区别仅在于:图30所示的各级移位寄存单元还具有第二时钟信号端CLKIN2，在图30中，当P为奇数时，第P级移位寄存单元SRp的第二时钟信号端CLKIN2接收的时钟信号为第二时钟信号CLK2，当P为偶数时，第P级移位寄存单元SRp的第二时钟信号端CLKIN2接收的时钟信号为第一时钟信号CLK1，其中p大于等于1，小于等于N。
[0158]当显示面板中的移位寄存单元为图21、图22、图23或图24所示的移位寄存单元时，各级移位寄存单元的连接方式如图31所示。图31所示的各级移位寄存单元的连接关系与图28所示的各级移位寄存单元的连接关系的区别仅在于:图28所示的各级移位寄存单元需要接收使能信号EN，图31所示的各级移位寄存单元可以不用接收使能信号EN。
[0159]当显示面板中的移位寄存单元为图25或图26所示的移位寄存单元时，各级移位寄存单元的连接方式如图32所示。图32所示的各级移位寄存单元的连接关系与图29所示的各级移位寄存单元的连接关系的区别仅在于:图29所示的各级移位寄存单元需要接收使能信号EN，图32所示的各级移位寄存单元可以不用接收使能信号EN。
[0160]本发明实施例还提供一种显示装置，包括本发明实施例提供的显示面板。
[0161]本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。
[0162]本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
[0163]上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
[0164]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种移位寄存单元，其特征在于，包括锁存电路和传输电路； 所述锁存电路，在选择信号为高电平时，将移位寄存单元的第一时钟信号端接收到的时钟信号与低电平信号经过或非运算后输出，当选择信号为高电平时，所述第一时钟信号端接收到的时钟信号为低电平；并在选择信号的第一个低电平时段，将所述锁存电路在选择信号为高电平时输出的信号进行非运算后得到的信号，与反馈信号进行或非运算后输出；以及在选择信号为低电平的时间段中除所述选择信号的第一个低电平时段以外的时间段，输出低电平信号； 所述传输电路，在所述锁存电路输出的信号为高电平时，输出与所述第一时钟信号端接收到的时钟信号相关的信号；并在锁存电路输出的信号为低电平时，输出电平信号； 其中，所述反馈信号能够使得所述锁存电路在所述选择信号为高电平的时段输出的信号和在所述选择信号的第一个低电平时段输出的信号相同；在所述选择信号的第一个低电平时段的结束时刻，所述反馈信号由低电平变为高电平；所述选择信号的第一个低电平时段是所述选择信号由高电平变为低电平的时刻，到所述移位寄存单元的下一级移位寄存单兀输出的信号由低电平跳变为高电平的时刻之间的时间段。
2.如权利要求1所述的移位寄存单元，其特征在于，所述锁存电路包括第一反相器、三态反相器、第一传输门、第二传输门、第一或非门和第一晶体管； 所述第一反相器接收所述选择信号，并将所述选择信号经过非运算后输出； 所述第一传输门的低电平有效的控制端接收所述第一反相器输出的信号，所述第一传输门的高电平有效的控制端接收所述选择信号，所述第一传输门的输入端为所述移位寄存单元的第一时钟信号端，所述第一传输门在所述第一传输门开启时将其输入端接收到的时钟信号输出； 所述第二传输门的低电平有效的控制端接收所述选择信号，所述第二传输门的高电平有效的控制端接收所述第一反相器输出的信号，所述第二传输门接收所述反馈信号，并在所述第二传输门开启时将所述反馈信号输出； 所述第一或非门的一个输入端分别连接所述第一传输门的输出端和所述三态反相器的输出端，所述第一或非门的另一个输入端分别连接所述第二传输门的输出端和所述第一晶体管的第一极，所述第一或非门输出的信号为所述锁存电路输出的信号； 所述三态反相器的低电平有效的控制端接收所述选择信号，所述三态反相器的高电平有效的控制端接收所述第一反相器输出的信号，所述三态反相器接收所述第一或非门输出的信号，并在所述选择信号为低电平、且所述第一反相器输出的信号为高电平时，将所述第一或非门输出的信号进行非运算后输出； 所述第一晶体管的栅极接收所述选择信号，所述第一晶体管的第二极接收低电平信号。
3.如权利要求1所述的移位寄存单元，其特征在于，所述锁存电路包括第二反相器、第三反相器、第三传输门、第四传输门、第五传输门、第二或非门和第二晶体管； 所述第二反相器接收所述选择信号，并将所述选择信号经过非运算后输出； 所述第三传输门的低电平有效的控制端接收所述第二反相器输出的信号，所述第三传输门的高电平有效的控制端接收所述选择信号，所述第三传输门的输入端为所述移位寄存单元的第一时钟信号端，所述第三传输门在所述第三传输门开启时将其输入端接收到的时钟信号输出； 所述第四传输门的低电平有效的控制端接收所述选择信号，所述第四传输门的高电平有效的控制端接收所述第二反相器输出的信号，所述第四传输门接收所述反馈信号，并在所述第四传输门开启时将所述反馈信号输出； 所述第二或非门的一个输入端分别连接所述第三传输门的输出端和所述第五传输门的输出端，所述第二或非门的另一个输入端分别连接所述第四传输门的输出端和所述第二晶体管的第一极，所述第二或非门输出的信号为所述锁存电路输出的信号； 所述第三反相器接收所述第二或非门输出的信号，并将所述第二或非门输出的信号进行非运算后输出； 所述第五传输门的低电平有效的控制端接收所述选择信号，所述第五传输门的高电平有效的控制端接收所述第二反相器输出的信号，所述第五传输门接收所述第三反相器输出的信号，并在所述选择信号为低电平时，将所述第三反相器输出的信号输出； 所述第二晶体管的栅极接收所述选择信号，所述第二晶体管的第二极接收低电平信号。
4.如权利要求1所述的移位寄存单元，其特征在于，所述传输电路包括第六传输门、第三晶体管和第一与非门； 所述第六传输门的高电平有效的控制端接收所述锁存电路输出的信号，所述第六传输门的低电平有效的控制端接收所述锁存电路输出的信号经过非运算后的信号，所述第六传输门的输入端连接所述移位寄存单元的第一时钟信号端，所述第六传输门在所述锁存电路输出的信号为高电平时将其输入端接收到的时钟信号输出； 所述第一与非门的一个输入端接收使能信号，所述第一与非门的另一个输入端分别连接所述第六传输门的输出端和所述第三晶体管的第一极，所述第一与非门输出的信号为传输电路输出的信号；所述使能信号在一帧图像显示的时间段内为高电平； 所述第三晶体管栅极接收所述锁存电路输出的信号经过非运算后的信号，所述第三晶体管的第二极接收低电平信号。
5.如权利要求1所述的移位寄存单元，其特征在于，所述传输电路包括第二与非门； 所述第二与非门的一个输入端接收所述锁存电路输出的信号，所述第二与非门的另一个输入端连接所述移位寄存单元的第一时钟信号端，所述第二与非门输出的信号为传输电路输出的信号。
6.如权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括缓冲电路； 所述缓冲电路接收所述传输电路输出的信号，并将所述传输电路输出的信号经过非运算后输出。
7.如权利要求6所述的移位寄存单元，其特征在于，所述缓冲电路包括奇数个第四反相器；所述奇数个第四反相器串联，串联后的第一个第四反相器的输入端接收所述传输电路输出的信号，串联后的奇数个第四反相器将所述传输电路输出的信号经过非运算后输出。
8.如权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括扫描方向选择电路； 所述扫描方向选择电路，在正向控制信号为高电平、且反向控制信号为低电平时，将正向选择信号输出，作为所述选择信号；并在正向控制信号为低电平、且反向控制信号为高电平时，将反向选择信号输出，作为所述选择信号。
9.如权利要求8所述的移位寄存单元，其特征在于，所述扫描方向选择电路包括第七传输门和第八传输门； 所述第七传输门的高电平有效的控制端接收正向控制信号，所述第七传输门的低电平有效的控制端接收反向控制信号，所述第七传输门接收正向选择信号，并在正向控制信号为高电平、且反向控制信号为低电平时，将正向选择信号输出； 所述第八传输门的高电平有效的控制端接收反向控制信号，所述第八传输门的低电平有效的控制端接收正向控制信号，所述第八传输门接收反向选择信号，并在正向控制信号为低电平、且反向控制信号为高电平时，将反向选择信号输出。
10.如权利要求1所述的移位寄存单元，其特征在于，所述反馈信号为正向选择信号与反向选择信号进行或运算后得到的信号；所述正向选择信号为正向扫描时的选择信号，所述反向选择信号为反向扫描时的选择信号。
11.如权利要求1所述的移位寄存单元，其特征在于，所述反馈信号为所述移位寄存单元的第二时钟信号端接收到的时钟信号； 所述移位寄存单元的第一时钟端接收到的时钟信号为高电平时，所述移位寄存单元的第二时钟端接收到的时钟信号为低电平；所述移位寄存单元的第二时钟端接收到的时钟信号为高电平时，所述移位寄存单元的第一时钟端接收到的时钟信号为低电平。
12.如权利要求1所述的移位寄存单元，其特征在于，所述反馈信号为所述传输电路输出的信号。
13.—种显示面板，其特征在于，包括多级如权利要求1?12任一所述的移位寄存单J Li ο
14.一种显示装置，其特征在于，包括如权利要求13所述的显示面板。
【文档编号】G09G3/20GK104269132SQ201410594095
【公开日】2015年1月7日 申请日期:2014年10月29日 优先权日:2014年10月29日
【发明者】青海刚, 祁小敬 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司