移位寄存器及其驱动方法、栅极驱动电路与流程

本发明实施例涉及显示技术领域，尤其涉及移位寄存器及其驱动方法、栅极驱动电路。

背景技术：

液晶显示器(Liquid Crystal Display，LCD)是目前所采用的最为广泛的显示装置，在LCD的阵列基板上，形成有显示区域和围绕该显示区域的周边区域，在显示区域设置有呈矩阵排列的像素单元，在阵列基板的周边区域设置有栅极驱动电路，该栅极驱动电路由级联的移位寄存器依次连接形成，LCD在进行显示时，通过级联的移位寄存器依次输出扫描信号，逐行开启显示区域的各行像素单元。

现有移位寄存器电路中包括多个晶体管，上述晶体管的特性会随外界温度等因素的影响而发生漂移，例如在外界温度升高时会导致晶体管的漏电流显著增加，进而降低移位寄存器的工作稳定性，影响整个液晶显示器的显示效果。

技术实现要素：

本发明提供移位寄存器及其驱动方法、栅极驱动电路，以抑制第一晶体管的漏电流，提高移位寄存器的工作稳定性。

第一方面，本发明实施例提供了一种移位寄存器，包括：

扫描信号输出单元，其控制端与第一控制节点电连接，输入端与扫描信号输入线电连接，输出端与移位寄存器的输出端电连接，

第一晶体管，其栅极与前N级移位寄存器的输出端电连接，第一极与第一电平信号线电连接，第二极与所述第一控制节点电连接，用于控制所述第一控制节点的电位以驱动所述扫描信号输出单元输出扫描信号，N为正整数；

复位单元，其控制端与后M级移位寄存器的输出端电连接，输入端与第二电平信号线电连接，输出端与所述第一控制节点电连接，用于控制所述第一控制节点的电位以关闭所述扫描信号输出单元，M为正整数；

保持控制单元，其控制端与所述第一控制节点电连接，第一输入端与第三电平信号线电连接，第二输入端与所述第一时钟信号线电连接，输出端与第二控制节点电连接，用于控制所述第二控制节点的电位；

第一保持单元，其控制端与所述第二控制节点电连接，输入端与所述第四电平信号线电连接，输出端与所述第一控制节点电连接；

第二保持单元，其第一控制端与所述第二控制节点电连接，第二控制端与第二时钟信号线电连接，输入端与所述第五电平信号线电连接，输出端与所述移位寄存器的输出端电连接；

漏电流抑制单元，与所述第一晶体管的至少一个电极电连接，用于抑制所述第一晶体管在扫描信号输出阶段之后工作时间段内的漏电流。

第二方面，本发明实施例还提供了一种栅极驱动电路，该栅极驱动电路包括本发明任意实施例提供的移位寄存器。

第三方面，本发明实施例还提供了一种用于驱动本发明任意实施例提供的移位寄存器的驱动方法，该方法包括：

预充电阶段，第一晶体管控制所述第一控制节点的电位以驱动扫描信号输出单元导通；

扫描信号输出阶段，扫描信号输出单元导通，以将从扫描信号输入线输入的扫描信号从所述移位寄存器的输出端输出；

复位阶段，复位单元控制所述第一控制节点的电位以关闭所述扫描信号输出单元；

保持阶段，第一保持单元将从第四电平信号线输入的电平信号传输到所述第一控制节点，以及第二保持单元将从所述第五电平信号线输入的电平信号传输到所述移位寄存器的输出端，所述扫描信号输出单元保持关闭状态；

其中，在扫描信号输出阶段之后的工作时间段，漏电流抑制单元抑制第一晶体管的漏电流。

本发明实施例提供的技术方案，通过在移位寄存器中设置漏电流抑制单元，该漏电流抑制单元与第一晶体管的至少一个电极电连接，以使得该漏电流抑制单元能够抑制第一晶体管的漏电流，上述的第一晶体管用于控制所述第一控制节点的电位以驱动扫描信号输出单元输出扫描信号，而通常在扫描信号输出阶段之后，需要控制第一控制节点的电位以使扫描信号输出单元截止；如果在高温工作时，第一晶体管的特性漂移，则会导致第一晶体管在扫描信号输出阶段之后漏电流增大，进而影响第一控制节点的电位，因此，本发明提供的漏电流抑制单元可以在扫描信号输出阶段之后的工作时间段降低第一晶体管的漏电流和抑制第一晶体管在高温工作时的特性漂移，防止第一晶体管的漏电流影响与其电极电连接的器件的工作，例如防止第一晶体管的漏电流造成第一控制节点电位变化，导致扫描信号输出单元在非扫描信号输出阶段输出扫描信号，提高移位寄存器的工作稳定性。

附图说明

图1A是本发明实施例提供的一种移位寄存器的电路结构图；

图1B是本发明实施例提供的另一种移位寄存器的电路结构图；

图1C是本发明实施例提供的另一种移位寄存器的电路结构图

图2A是本发明实施例提供的一种移位寄存器的具体电路结构图；

图2B是图2A中移位寄存器的一种驱动时序图；

图3A是本发明实施例提供的另一种移位寄存器的具体电路结构图；

图3B是本发明实施例提供的另一种移位寄存器的具体电路结构图；

图3C是图3B中移位寄存器的一种驱动时序图；

图4A是本发明实施例提供的另一种移位寄存器的具体电路结构图；

图4B是本发明实施例提供的另一种移位寄存器的具体电路结构图；

图4C是图4B中移位寄存器的一种驱动时序图；

图5A是本发明实施例提供的另一种移位寄存器的电路结构图；

图5B是本发明实施例提供的另一种移位寄存器的电路结构图；

图6是本发明实施例提供的一种栅极驱动电路的示意图；

图7是本发明实施例提供的一种移位寄存器的驱动方法的流程示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1A是本发明实施例提供的一种移位寄存器的电路结构图。参见图1A，该移位寄存器包括：扫描信号输出单元21，其控制端与第一控制节点P node电连接，输入端与扫描信号输入线30电连接，输出端与移位寄存器的输出端OUT电连接，

第一晶体管22，其栅极与前N级移位寄存器的输出端OUTN电连接，第一极与第一电平信号线31电连接，第二极与第一控制节点P node电连接，用于控制第一控制节点P node的电位以驱动扫描信号输出单元21输出扫描信号，N为正整数；

复位单元23，其控制端与后M级移位寄存器的输出端OUTM电连接，输入端与第二电平信号线32电连接，输出端与第一控制节点P node电连接，用于控制第一控制节点P node的电位以关闭扫描信号输出单元21，M为正整数；

保持控制单元24，其控制端与第一控制节点P node电连接，第一输入端与第三电平信号线33电连接，第二输入端与第一时钟信号线CKB电连接，输出端与第二控制节点N node电连接，用于控制第二控制节点N node的电位；

第一保持单元25，其控制端与第二控制节点N node电连接，输入端与第四电平信号线34电连接，输出端与第一控制节点P node电连接；

第二保持单元26，其第一控制端与第二控制节点N node电连接，第二控制端与第二时钟信号线CK电连接，输入端与第五电平信号线35电连接，输出端与移位寄存器的输出端OUT电连接；

漏电流抑制单元27，与第一晶体管22的至少一个电极电连接，用于抑制第一晶体管22在扫描信号输出阶段之后工作时间段内的漏电流。其中，漏电流抑制单元27与第一晶体管的电极电连接，虚线表示漏电流抑制单元27与第一晶体管22的至少一个电极电连接，即在不同的移位寄存器电路中，漏电流抑制单元27可以与第一晶体管22的栅极、第一极或者第二极电连接，漏电流抑制单元27可以与第一晶体管22的任意两个电极电连接，漏电流抑制单元27还可以与第一晶体管22的三个电极均电连接。

由于漏电流抑制单元27可以抑制第一晶体管22在扫描信号输出阶段之后工作时间段内的漏电流，即在扫描信号输出阶段之后的工作时间段内的降低第一晶体管22漏电流和抑制第一晶体管22在高温工作时的特性漂移。防止第一晶体管22的漏电流影响与其电极电连接的器件的工作，例如防止第一晶体管22的漏电流造成第一控制节点P node电位变化，影响扫描信号输出单元21非正常开启，在非扫描信号输出阶段输出扫描信号，提高移位寄存器的工作稳定性。

进一步地，在上述实施例中，可以将第一时钟信号线CKB复用为扫描信号输入线30，即将第一时钟信号线CKB提供的时钟信号作为扫描信号输出至扫描信号输出单元21。第一时钟信号线CKB提供的时钟信号可以控制保持单元24动作，又可以在扫描信号输出阶段作为扫描信号提供给扫描信号输出单元21。这样可以减少移位寄存器的外部接线数目。

图1B是本发明实施例提供的另一种移位寄存器的电路结构图。具体地，参见图1B，扫描信号输出单元21包括第二晶体管211，第二晶体管211的栅极与第一控制节点电P node连接，第一极与扫描信号输入线30电连接，第二极与移位寄存器的输出端OUT电连接，

复位单元23包括第三晶体管231，第三晶体管231的栅极与后M级移位寄存器的输出端OUTM电连接，第一极与第二电平信号线32电连接，第二极与第一控制节点P node电连接；

保持控制单元24包括第一电容241和第四晶体管242，其中，第一电容241的第一极与第一时钟信号线CKB电连接，第二极与第二控制节点N node电连接，第四晶体管242的栅极与第一控制节点P node电连接，第一极与第三电平信号线电连接，第二极与第二控制节点N node电连接；

第一保持单元25包括第五晶体管251，第五晶体管251的栅极与第二控制节点N node电连接，第一极与第四电平信号线34电连接，第二极与第一控制节点P node电连接；

第二保持单元26包括第六晶体管261和第七晶体管262，其中第六晶体管261的栅极与第二控制节点N node电连接，第一极与第五电平信号线35电连接，第二极与移位寄存器的输出端OUT电连接；第七晶体管262的栅极与第二时钟信号线CK电连接，第一极与第五电平信号线35电连接，第二极与移位寄存器的输出端OUT电连接。

需要说明的是，在图1B所示的移位寄存器中，是将第一时钟信号线CKB复用为了扫描信号输入线30。

图1C是本发明实施例提供的另一种移位寄存器的电路结构图。参见图1C，本发明实施例提供的移位寄存器在图1B所示电路结构的基础上，进一步包括第二电容212，其中，第二电容212的第一极与第一控制节点P node电连接，第二极与移位寄存器的输出端OUT电连接。该第二电容212的作用是在扫描信号输出阶段，若移位寄存器的输出端OUT已经输出扫描信号，如在第二晶体管211为N型晶体管时输出高电平的扫描信号，该第二电容212能够进一步维持第一控制节点P node处于高电位；而在第二晶体管211为P型晶体管时输出低电平的扫描信号，该第二电容212能够进一步维持第一控制节点P node处于低电位，以确保第二晶体管211持续导通。

图2A是本发明实施例提供的一种移位寄存器的具体电路结构图。参见图2A，在图1B中所示的移位寄存器电路的基础上，本发明实施例提供的移位寄存器中漏电流抑制单元27包括：

连接导线271，连接导线271用于电连接第一晶体管22的栅极和第一极。

图2B是图2A中移位寄存器的一种驱动时序图。其中，SOUT1表示前N级移位寄存器的输出端OUTN输出的信号，SOUT2表示后M级移位寄存器的输出端OUTN输出的信号，STX2表示第一时钟信号线CKB上输出的时钟信号，STX1表示第二时钟信号线上输出的时钟信号，SP表示第一控制节点P node的电平信号，SN表示第二控制节点N node的电平信号，SOUT表示移位寄存器输出端OUT输出的信号。下面以图2A和图2B为例，对移位寄存器的工作过程进行说明。其中，图2A中的移位寄存器中的各个晶体管均为N型晶体管，第一时钟信号线CKB和第二时钟信号线CK均输出正极性脉冲信号，第一电平信号线31输出高电平信号，第二电平信号线32、第三电平信号线33、第四电平信号线34和第五电平信号线35均输出低电平信号。需要说明的是，输出低电平信号的一个或多个电平信号线可以相互复用。本发明实施例中的移位寄存器的在一个扫描周期内的工作时间段可包括以下四个阶段。

在t11阶段，其中前N级移位寄存器的输出端OUTN输出高电平信号，第一晶体管22导通，第一电平信号线31输出第一高电平信号，该第一高电平信号逐步提高第一控制节点P node的电位，第二晶体管211和第四晶体管242导通。第三电平信号线33上的第三低电平信号通过导通的第四晶体管242输入至第二控制节点N node，第二控制节点N node为低电位，第五晶体管251和第六晶体管261都处于截止状态。后M级移位寄存器的输出端OUTM无脉冲信号输出，第三晶体管231处于截止状态。而第二时钟信号线CK输出高电平信号，第七晶体管262导通。因此，第五电平信号线35上的第五低电平信号通过第七晶体管262输入至移位寄存器的输出端OUT，移位寄存器的输出OUT输出低电平信号。该阶段可以称为预充电阶段。

在t12阶段，前N级移位寄存器的输出端OUTN输出低电平信号，第一晶体管22截止，此时第一时钟信号线CKB输出高电平信号，由于第二电容212的自举作用，第一控制节点P node电位继续升高。第一控制节点P node电位的抬升，可以确保第二晶体管211的栅源电压大于其阈值电压，提高对第二晶体管211的驱动能力。第一时钟信号线CKB输出高电平信号，由于第二晶体管211继续导通，该高电平信号从移位寄存器的输出端OUT作为扫描信号输出。第二控制节点N node的电位与t11阶段一致，为低电位，第三晶体管231、第四晶体管242、第五晶体管251和第六晶体管261的状态也与t11阶段相同。而第二时钟信号线CK输出低电平信号，第七晶体管262截止。该阶段可以称为扫描信号输出阶段。

在t13阶段，其中后M级移位寄存器的输出端OUTN输出高电平信号，第三晶体管231导通，第二电平信号线32上的第二低电平信号输入至第一控制节点P node，拉低第一控制节点P node的电位，从而第二晶体管211和第四晶体管242截止。第一时钟信号线CKB输出低电平信号，由于第一电容241的耦合作用，第二控制节点N node为低电位，第五晶体管251和第六晶体管261处于截止状态。第二时钟信号线CK输出高电平信号，第五电平信号线35上的第五低电平信号通过第七晶体管262输入至移位寄存器的输出端OUT，移位寄存器的输出OUT输出低电平信号。该阶段可以称为复位阶段。

在t13之后的阶段，第一时钟信号线CKB和第二时钟信号线CK交替输出高电平信号，若第一时钟信号线CKB输出高电平信号，由于第一电容241的耦合作用，则第二控制节点N node为高电位，第五晶体管251和第六晶体管261导通。此时从第四电平信号线34上的第四低电平信号通过导通的第五晶体管251输入到第一控制节点P node，第一控制节点P node为低电位，也即第二晶体管211的栅极输入低电平信号，第二晶体管211截止。第五电平信号线35上的第五低电平信号通过导通的第六晶体管261输入到移位寄存器的输出端OUT，也即第二晶体管211的第二极，移位寄存器的输出端OUT输出低电平信号。若第二时钟信号线CK输出高电平信号，第一时钟信号线CKB输出低电平信号，则第七晶体管262导通，第五电平信号线35上的第五低电平信号输入到移位寄存器的输出端OUT。由于第一电容241的耦合作用，则第二控制节点N node为低电位，第五晶体管251和第六晶体管261截止。第一控制节点P node的电位维持不变，为低电位。在此阶段，第一控制节点P node的电位基本保持低电位不变，移位寄存器的输出端OUT输出低电平信号。该阶段可以称为保持阶段。

从上述工作过程可以看到，在一个扫描周期中，对于本级移位寄存器，只有在t11阶段和t22阶段，第一控制节点P node为高电位，在其他时间段第一控制节点P node都被下拉为低电位。如此，第一晶体管22的三个电极在除了t11和t12时间阶段外，均保持低电位，在高温下特性也不容易漂移，同时第一控制节点P node没有高电位的漏电路径，可以解决现有移位寄存器中的第一晶体管在高温下的漏电流影响工作稳定性问题。

图3A是本发明实施例提供的另一种移位寄存器的具体电路结构图。参见图3A，在图1B中所示的移位寄存器电路的基础上，本发明实施例提供的移位寄存器中的漏电流抑制单元27包括：

第八晶体管272，其栅极与第二时钟信号线CK电连接，第一极与第六电平信号线36电连接，第二极与第一控制节点P node电连接。

在图3A所示的移位寄存器中，一般第一时钟信号线CKB和第二时钟信号线CK交替输出高电平信号，在扫描信号输出阶段之后，在第一时钟信号线CKB输出高电平信号时，由于第一电容241的耦合作用，第二控制节点N node为高电位，第五晶体管251导通，第四电平信号线34上的第四低电平信号通过导通的第五晶体管251输入至第一控制节点P node，也即第一晶体管22的第二极，拉低第一晶体管22第二极的电位；由于第八晶体管272的栅极与第二时钟信号线CK电连接，在第二时钟信号信号线CK输出高电平信号时，第八晶体管272导通。第六电平信号线36上的第六低电平信号通过导通的第八晶体管272输入至第一控制节点P node，也即第一晶体管22的第二极，进而拉低第一晶体管22第二极的电位。也即在扫描信号输出阶段之后的时间段，第一控制节点P node的电位被一直拉低，即使第一晶体管22在高温下的漏电流增大，也不会造成第一控制节点P node的电位有较大变化，防止第一晶体管22的漏电流造成第一控制节点P node的电位变化，导致第二晶体管212在非扫描信号输出阶段输出扫描信号，提高移位寄存器的工作稳定性。

进一步的，图3B是本发明实施例提供的另一种移位寄存器的具体电路结构图。参见图3B，在图3A中所示的移位寄存器电路的基础上，本发明实施例提供的移位寄存器中的漏电流抑制单元还包括第三电容273和第九晶体管274；

第三电容273的第一极与第二时钟信号线CK电连接，第三电容273的第二极与第八晶体管272的栅极电连接，第九晶体管274的栅极与第一控制节点P node电连接，第九晶体管274的第一极与第七电平信号线37电连接，第九晶体管274的第二极与第八晶体管272的栅极电连接。

图3C是图3B中移位寄存器的一种驱动时序图，SOUT1表示前N级移位寄存器的输出端OUTN输出的信号，SOUT2表示后M级移位寄存器的输出端OUTN输出的信号，STX2表示第一时钟信号线CKB上输出的时钟信号，STX1表示第二时钟信号线上输出的时钟信号，SP表示第一控制节点P node的电平信号，SN表示第二控制节点N node的电平信号，SN3表示第三控制节点N3 node的电平信号，SOUT表示移位寄存器输出端输出OUT输出的信号。下面以图3B和图3C为例，对本实施例中的移位寄存器的工作过程进行说明。其中，图3B中的移位寄存器中的各个晶体管均为N型晶体管，第一时钟信号线CKB和第二时钟信号线CK均输出正极性脉冲信号，第一电平信号线31输出高电平信号，第二电平信号线32、第三电平信号线33、第四电平信号线34、第五电平信号线35、第六电平信号线36和第七电平信号线37输出低电平信号。且其中输出低电平信号的一个或多个的电平信号线可以相互复用。移位寄存器的在一个扫描周期内的工作过程可包括以下四个阶段。

在t21阶段，其中前N级移位寄存器的输出端OUTN输出高电平信号，第一晶体管22导通，第一电平信号线31输出第一高电平信号，该第一高电平信号逐步提高第一控制节点P node的电位，第二晶体管211、第四晶体管242和第九晶体管274导通。第三电平信号线上的第三低电平信号通过导通的第四晶体管242输入至第二控制节点N node，第二控制节点N node为低电位，第五晶体管251和第六晶体管261都处于截止状态。第七电平信号线37上的第七低电平信号通过导通的第九晶体管274输入至第三控制节点N3 node，即第八晶体管272的栅极，第八晶体管272截止，第三控制节点N3 node为低电位。后M级移位寄存器的输出端OUTM无脉冲信号输出，第三晶体管231处于截止状态。而第二时钟信号线CK输出高电平信号，第七晶体管262导通。因此，第五电平信号线35上的第五低电平信号输入至移位寄存器的输出端OUT，移位寄存器的输出OUT输出低电平信号。该阶段可称为预充电阶段。

在t22阶段，前N级移位寄存器的输出端OUTN输出低电平信号，第一晶体管22截止，此时第一时钟信号线CKB输出高电平信号，由于第二电容212的自举作用，第一控制节点P node电位继续升高。第一控制节点P node电位的抬升，可以确保第二晶体管211的栅源电压大于其阈值电压，提高对第二晶体管211的驱动能力。第一时钟信号线CKB输出高电平信号，由于第二晶体管211继续导通，该高电平信号从移位寄存器的输出端OUT作为扫描信号输出。第二控制节点N node和第三控制节点N3 node电位与t11阶段一致，为低电位，第三晶体管231、第四晶体管242、第五晶体管251、第六晶体管261、第八晶体管272和第九晶体管274的状态也与t11阶段相同。而第二时钟信号线CK输出低电平信号，第七晶体管262截止。该阶段可以称为扫描信号输出阶段。

在t23阶段，其中后M级移位寄存器的输出端OUTN输出高电平信号，第三晶体管231导通，第二电平信号线32上的的第二低电平信号通过第三晶体管231输入到第一控制节点P node，拉低第一控制节点P node的电位，从而第二晶体管211、第四晶体管242和第九晶体管274截止。由于第一电容241的耦合作用，第二控制节点N node为低电位，第五晶体管251和第六晶体管261处于截止状态。由于第三电容273的耦合作用，第三控制节点N3 node为高电位，第八晶体管272导通，第六电平信号线36上的第六低电平信号通过第八晶体管272输入至第一控制节点P node。该第三阶段也可以称为复位阶段。

在t23之后的阶段，第一时钟信号线CKB和第二时钟信号线CK交替输出高电平信号，若第一时钟信号线CKB输出高电平信号，由于第一电容241的耦合作用，第二控制节点N node为高电位，第五晶体管251和第六晶体管261导通。此时第四电平信号线34上的第四低电平信号通过导通的第五晶体管251输入到第一控制节点P node，第一控制节点P node为低电平，也即第二晶体管211的栅极为低电平，第二晶体管211截止。而第五电平信号线35上的第五低电平信号通过导通的第六晶体管261输入至移位寄存器的输出端OUT，也即第二晶体管211的第二极，移位寄存器的输出端OUT输出低电平信号。若第二时钟信号线CK输出高电平信号，第一时钟信号线CKB输出低电平信号，则第七晶体管262导通，第五电平信号线35上的第五低电平信号输入到移位寄存器的输出端OUT，移位寄存器的输出端OUT输出低电平信号。由于第三电容273的耦合作用，第三控制节点N3 node为高电位，第八晶体管272导通，第六电平信号线36输出的第六低电平信号输入至第一控制节点P node，第一控制节点P node为低电位。由于第一电容241的耦合作用，则第二控制节点N node为低电位，第五晶体管251和第六晶体管261截止。在此阶段，第一控制节点P node的电位基本保持低电位不变，移位寄存器的输出端OUT输出低电平信号。此阶段可称为保持阶段。

从上述工作过程可以看到，由于第八晶体管272、第九晶体管274的和第三电容273的存在，产生了第三控制节点N3 node。在t23阶段和t23之后的阶段，第三控制节点N3 node的电位和第二控制节点N node的电位在时间上互补，即当第三控制节点N3 node为高电位时，第二控制节点N node为低电位，第三控制节点N3 node为低电位时，第二控制节点N node为高电位。第三控制节点N3 node为高电位时，第八晶体管272导通，第一控制节点P node的电位被下拉为低电位；第二控制节点N node为高电位时，第五晶体管251导通，第一控制节点P node的电位被下拉为低电位。即在一个扫描周期中，对于本级移位寄存器，只有在t21阶段和t22阶段，第一控制节点P node为高电位，在其他时间段第一控制节点P node都被下拉为低电位。即使第一晶体管在高温工作下特性漂移，漏电流增大，也不会造成第一控制节点电位较大变化，可解决高温工作下第一晶体管漏电流增大造成第一控制节点P node电位变化，而造成与第一控制节点P node电连接的晶体管误开启，进而影响整个移位寄存器的工作稳定性问题。

图4A是本发明实施例提供的另一种移位寄存器的具体电路结构图。参见图4A，在图1B中所示的移位寄存器电路的基础上，本发明实施例提供的移位寄存器中的漏电流抑制单元27进一步包括第十晶体管275、第十一晶体管276、第十二晶体管277和第四电容278；

第十晶体管275的栅极与第二时钟信号线CK电连接，第一极与第八电平信号线38电连接，第二极与第一晶体管22的第一极电连接；

第十一晶体管276的栅极与第二控制节点N node电连接，第一极与第九电平信号线39电连接，第二极与第一晶体管22的第一极电连接；

第十二晶体管277的栅极与前N级移位寄存器的输出端OUTN电连接，第一极与第一电平信号线31电连接，第二极与第一晶体管22的第一极电连接；

第四电容278的第一极与前N级移位寄存器的输出端电连接，第二极与第一晶体管22的第一极电连接。

在图4A所示的移位寄存器中，一般第一时钟信号线CKB和第二时钟信号线CK交替输出高电平信号，在扫描信号输出阶段之后，在第一时钟信号线CKB输出高电平信号时，由于第一电容241的耦合作用，第二控制节点N node为高电位，第五晶体管251和第十一晶体管276导通，第四电平信号线34上的第四低电平信号通过导通的第五晶体管251输入至第一控制节点P node，也即第一晶体管22的第二极，拉低第一晶体管22第二极的电位，第九电平信号线39上的第九低电平信号通过导通的第十一晶体管276输入至K节点，也即第一晶体管22的第一极，拉低第一晶体管22第一极的电位。由于第十晶体管275的栅极与第二时钟信号线CK电连接，在第二时钟信号信号线CK输出高电平信号时，第十晶体管275导通。第八电平信号线38上第八低电平信号通过导通的第十晶体管275输入至K节点，也即第一晶体管22的第一极，可以拉低第一晶体管22第一极的电位。也即在扫描信号输出阶段之后的时间段，第一晶体管22的电极电位被一直拉低，可降低第一晶体管22在高温下的漏电流，防止第一晶体管22的漏电流影响与其电极电连接的器件的工作，例如防止第一晶体管22的漏电流造成第一控制节点P node的电位变化，导致第二晶体管212在非扫描信号输出阶段输出扫描信号，提高移位寄存器的工作稳定性。

进一步的，图4B是本发明实施例提供的另一种移位寄存器的具体电路结构图。参见图4B，在图4A中所示的移位寄存器电路的基础上，漏电流抑制单元27还包括第十三晶体管279和第五电容280；

第十三晶体管279的栅极与前N级移位寄存器OUTN的输出端电连接，第十三晶体管279的第一极与第十电平信号线40电连接，第十三晶体管279的第二极与第十晶体管275的栅极电连接；

第五电容280的第一极与第二时钟信号线CK电连接，第五电容280的第二极与第十晶体管275的栅极电连接。

需要说明的是，在图4B中的移位寄存器中，第十三晶体管的栅极是与前N级移位寄存器的输出端OUTN电连接。在发明实施例的其他实施方式中，第十三晶体管的栅极还可以与前N级移位寄存器的第一控制节点电连接。

图4C是图4B中移位寄存器电路的一种驱动时序图，SOUT1表示前N级移位寄存器的输出端OUTN输出的信号，SOUT2表示后M级移位寄存器的输出端OUTN输出的信号，STX2表示第一时钟信号线CKB上输出的时钟信号，STX1表示第二时钟信号线上输出的时钟信号，SP表示第一控制节点P node的电平信号，SN表示第二控制节点N node的电平信号，SN4表示第四控制节点N4 node的电平信号，SOUT表示移位寄存器输出端输出OUT输出的信号，SPP表示前N级移位寄存器的第一控制节点的电平信号，SK表示K节点的电平信号。下面以图4B和图4C为例，对移位寄存器的工作过程进行说明。其中，图4B中的移位寄存器中的各个晶体管均为N型晶体管，第一时钟信号线CKB和第二时钟信号线CK均输出正极性脉冲信号，第一电平信号线输出高电平信号，第二电平信号线、第三电平信号线、第四电平信号线、第五电平信号线、第八电平信号线、第九电平信号线和第十电平信号线均输出低电平信号。且其中输出低电平信号的一个或多个的电平信号线可以相互复用。移位寄存器的在一个扫描周期内的工作过程可包括以下四个阶段。

在t31阶段，其中前N级移位寄存器的输出端OUTN输出高电平信号，第一晶体管22、第十二晶体管277和第十三晶体管279导通，第一电平信号线31上的第一高电平信号通过导通的第十二晶体管277输入至K节点，K节点为高电位。而第一高电平信号逐步提高第一控制节点P node的电位，第二晶体管211和第四晶体管242导通，第三电平信号线33上的第三低电平信号通过导通的第四晶体管242输入至第二控制节点N node，第二控制节点N node为低电位，则第五晶体管251、第六晶体管261和第十一晶体管276都处于截止状态。第十电平信号线40上的第十低电平信号通过导通的第十三晶体管279输入至第四控制节点N4 node，即第十晶体管275的栅极，第十晶体管275截止。由于后M级移位寄存器的输出端OUTM无脉冲信号输出，第三晶体管231处于截止状态。而第二时钟信号线CK输出高电平信号，第七晶体管262导通。因此，第五电平信号线30上的第五低电平信号输入至移位寄存器的输出端OUT，移位寄存器的输出OUT输出低电平信号。该阶段可称为预充电阶段。

在t32阶段，前N级移位寄存器的输出端OUTN输出低电平信号，第一晶体管22、第十二晶体管277和第十三晶体管279截止。第二时钟信号线CK输出低电平，由于第五电容280的耦合作用，第四控制节点N4 node为低电位，第十晶体管275截止。此时第一时钟信号线CKB输出高电平信号，由于第二电容212的自举作用，第一控制节点P node电位继续升高。第一控制节点P node电位的抬升，可以确保第二晶体管211的栅源电压大于其阈值电压，提高对第二晶体管211的驱动能力。第一时钟信号线CKB输出高电平信号，由于第二晶体管211继续导通，该高电平信号从移位寄存器的输出端OUT作为扫描信号输出。第二控制节点N node与t31阶段一致，为低电位，第三晶体管231、第四晶体管242、第五晶体管251、第六晶体管261、和第十一晶体管276的状态也与t11阶段相同。由于第四电容278的耦合作用，K节点为低电位。而第二时钟信号线CK输出低电平信号，第七晶体管262截止。该阶段可以称为扫描信号输出阶段。

在t33阶段，其中后M级移位寄存器的输出端OUTN输出高电平信号，第三晶体管231导通，第二电平信号线32上的第二低电平信号通过第三晶体管231输入至第一控制节点P node，拉低第一控制节点P node的电位，从而第二晶体管211和第四晶体管242截止。由于第一电容241的耦合作用，第二控制节点N node为低电位，第五晶体管251、第六晶体管261和第十一晶体管276处于截止状态。第二时钟信号线CK输出高电平信号，由于第五电容280的耦合作用，第三控制节点N3 node为高电位，第十晶体管275导通，第八电平信号线38上的第八低电平信号输入至K节点，K节点为低电位。该第三阶段也可以称为复位阶段。

在t33之后的阶段，第一时钟信号线CKB和第二时钟信号线CK交替输出高电平信号，若第一时钟信号线CKB输出高电平信号，由于第一电容241的耦合作用，则第二控制节点N node为高电位，第五晶体管251、第六晶体管261和第十一晶体管276导通。此时从第四电平信号线34输出的第四低电平信号通过导通的第五晶体管251输入到第一控制节点P node，第一控制节点P node为低电平，也即第二晶体管211的栅极为低电平，第二晶体管211截止。而第五电平信号线35上的第五低电平信号通过导通的第六晶体管261输入至移位寄存器的输出端OUT，也即第二晶体管211的第二极。第九电平信号线39上的第九低电平信号通过导通的第十一晶体管276输入到K节点，K节点为低电位。第四控制节点N4 node为低电位。若第二时钟信号线CK输出高电平信号，第一时钟信号线CKB输出低电平信号，则第七晶体管262导通，第五电平信号线35输入的第五低电平信号输入到移位寄存器的输出端OUT。由于第五电容280的耦合作用，第四控制节点N4 node为高电位，第十晶体管275导通，第八电平信号线38上的第八低电平信号输入至K节点。由于第一电容241的耦合作用，第二控制节点N node为低电位，第五晶体管251、第六晶体管261和第十一晶体管276截止。在此阶段，第一控制节点P node的电位基本保持低电位不变，移位寄存器的输出端OUT输出低电平信号。此阶段可称为保持阶段。

从上述工作过程可以看到，由于第十晶体管275、第十一晶体管276、第十二晶体管277、第十三晶体管279、第四电容278和第五电容280的存在，产生了K节点和第四控制节点N4 node。在t23阶段和t23之后的阶段，第二控制节点N node的电位和第四控制节点N4 node的电位在时间上互补，即当第二控制节点N node为高电位时，第四控制节点N4 node为低电位，第二控制节点N node为低电位时，第四控制节点N4 node为高电位。第四控制节点N4 node为高电位时，第十晶体管275导通，K节点即第一晶体管22的第一极，被下拉为低电位；第二控制节点N node为高电位时，第五晶体管251和第十一晶体管276导通，第一控制节点P node的电位和K节点的电位都被下拉为低电位，也即第一晶体管22的第二极和第一极被下拉为低电位。即在一个扫描周期中，对于本级移位寄存器，只有在t31阶段和t32阶段，K节点和第一控制节点P node为高电位，在其他时间段第一控制节点和K节点都被下拉为低电位，也即第一晶体管22的第二极和第一极被下拉为低电位。从而降低第一极晶体管22的漏极和源极之间的电压Vds，减小第一晶体管22上的漏电流，同时第一晶体管22的的三个电极均处于或接近于低电平电位，因此第一晶体管22在高温工作时的特性漂移也会减小，从而解决高温工作下第一晶体管22漏电流增大，影响整个移位寄存器的工作稳定性问题。同时第十三晶体管279利用前N级移位寄存器的输出端输出的信号，在预充电阶段和扫描信号输出阶段，控制第十晶体管275截止，可以保证在本级移位寄存器对K节点进行高电位写入的时间段，即在预充电阶段和扫描信号输出阶段，不对K节点进行低电位写入操作，保证移位寄存器电路正常驱动。

需要说明的是，本发明实施中，图3A中的移位寄存器的电路结构相对于图3B移位寄存器的电路结构，以及图4A中的移位寄存器的电路结构相对于图4B移位寄存器的电路结构，在降低移位寄存器中晶体管的漏电流和抑制晶体管在高温工作时的特性漂移，从而解决长时间工作下第一晶体管22漏电流显著增大影响电路稳定问题的同时，使用的电路器件有所减少，节省材料，电路所占空间降低。

在说明上述移位寄存器的工作过程中，是以移位寄存器中的晶体管为N型晶体管为示例进行说明。本发明实施提供的移位寄存器中的晶体管还可以为P型晶体管，相应地，第一时钟信号线CKB和第二时钟信号线CK可输出负极性脉冲信号，第一电平信号线输出低电平信号，第二电平信号线、第三电平信号线、第四电平信号线、第五电平信号线、第六电平信号线、第七电平信号线、第八电平信号线、第九电平信号线和第十电平信号线输出高电平信号。

图5A是本发明实施例提供的另一种移位寄存器的电路图。参见图5A，本发明实施例的移位寄存器在图1A移位寄存器电路结构的基础上，还包括：

重置单元29，其控制端与重置信号线RES电连接，输入端与第十一电平信号线41电连接，第一输出端与第一控制节点P node电连接，第二输出端与移位寄存器的输出端OUT电连接。重置单元29用于接收重置信号线RES上的重置信号，控制扫描信号输出单元21关闭，并控制移位寄存器的输出端OUT输出第十一电平信号线41提供的电平信号，实现移位寄存器的重置。

进一步的，图5B是本发明实施例提供的又一种移位寄存器的电路图。在图5A中电路结构的基础上，该移位寄存器中的重置单元29包括第十四晶体管291和第十五晶体管292，第十四晶体管291的栅极与重置信号线RES电连接，第十四晶体管291的第一极与第十一电平信号线41电连接，第十四晶体管291的第二极与第一控制节点P node电连接，第十五晶体管292的栅极与重置信号线RES电连接，第十五晶体管292的第一极与第十一电平信号线41电连接，第十五晶体管292的第二极与移位寄存器的输出端OUT电连接。

通过设置上述重置单元29，其中的重置信号线RES直接连接到第十四晶体管291的栅极和第十五晶体管292的栅极，可以直接控制第十四晶体管291的和第十五晶体管292导通，以使第十一电平信号线41提供的电平信号分别施加到第一控制节点P node和移位寄存器的输出端OUT，控制扫描信号输出单元21关闭，以及移位寄存器的输出端OUT输出第十一电平信号线41提供的电平信号，从而可以实现将移位寄存器重置。

在本发明实施例中，移位寄存器的工作时间段可包括预充电阶段、扫描信号输出阶段、复位阶段和保持阶段。本发明实施例提供的移位寄存器中的漏电流抑制单元，用于抑制第一晶体管在复位阶段和保持阶段的漏电流。

本发明实施例还提供了一种栅极驱动电路，图6是本发明实施例中栅极驱动电路的示意图。参见图6，该栅极驱动电路包括级联的多个移位寄存器61，且该移位寄存器61可以是上述任一实施例所提供的移位寄存器。

本发明实施例还提供了一种针对图1A、图1B、图1C、图2A、图3A、图3B、图4A、图4B、图5A或图5B所示的移位寄存器的驱动方法，图7为本发明实施例提供的一种移位寄存器的驱动方法的流程示意图，参见图7，本发明实施例提供的移位寄存器的驱动方法包括如下步骤：

步骤710、预充电阶段，第一晶体管22控制第一控制节点P node的电位以驱动扫描信号输出单元21导通；

步骤720、扫描信号输出阶段，扫描信号输出单元21导通，以将从扫描信号输入线30输入的扫描信号从移位寄存器的输出端OUT输出；

步骤730、复位阶段，复位单元23控制第一控制节点P node的电位以关闭扫描信号输出单元21；

步骤740、保持阶段，第一保持单元25将从第四电平信号线34输入的电平信号传输到第一控制节点，以及第二保持单元26将从第五电平信号线35输入的电平信号传输到移位寄存器的输出端OUT，扫描信号输出单元21保持关闭状态；

其中，在扫描信号输出阶段之后的工作时间段，漏电流抑制单元27抑制第一晶体管22的漏电流。在本实施例中，由于漏电流抑制单元27抑制第一晶体管22的漏电流，可以在扫描信号输出阶段之后的工作时间段降低第一晶体管的漏电流和抑制第一晶体管在高温工作时的特性漂移。防止第一晶体管的漏电流过大而将与第一晶体管的电极电连接相关节点，例如将第一控制节点P node的电位拉高，进而影响与第一控制节点P node电连接的器件的工作，防止器件输出异常而造成电路无法工作。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。