本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术：
显示装置中不仅仅包括显示面板，还包括对具有像素阵列的显示面板的显示进行控制的栅极驱动电路(也叫行驱动电路)和源极驱动电路(也叫列驱动电路)，显示面板采用逐行扫描的显示方式，其中栅极驱动电路用于产生扫描信号，使每一行像素依次导通，而源极驱动电路用于在一行像素导通时向其提供数据信号实现像素的显示。
栅极驱动电路中包括移位寄存器，该移位寄存器中包括多个级联的移位寄存器单元，其中每一级的移位寄存器单元通常主要由数个晶体管构成，通过向电路输入时钟信号clk以及输入信号in(也就是起始脉冲信号)，在输出端输出电平信号(也就是out信号)。
但是现有技术中缺乏一种移位寄存器单元能够有效且稳定的输出out信号。
技术实现要素：
针对现有技术中存在的问题，本发明的目的为提供一种移位寄存器单元、栅极驱动电路及显示装置，以解决现有技术中移位寄存器无法有效且稳定的输出out信号的技术问题。
为实现上述目的，在本发明的一些实施例中提供了一种移位寄存器单元，包括：
一第一开关元件，用于响应一输入信号而导通，以将第一时钟信号提供至一第一节点；
一第二开关元件，用于响应所述第一时钟信号而导通，以将第一电源信号提供至所述第一节点；
一第三开关元件，耦接于第二节点，并用于响应第二节点的电压信号而导通，以将第二电源信号提供至第三节点；
一第四开关元件，耦接于所述第一节点，并用于响应所述第一节点的电压信号而导通；
一第五开关元件，用于响应第二时钟信号而导通，并与所述第四开关元件耦接；
一第六开关元件，耦接于第四节点，并用于响应所述第四节点的电压信号而导通，以将所述第二电源信号提供至所述第二节点；
一第七开关元件，用于响应所述第二时钟信号而导通，以将所述输入信号提供至所述第二节点；
一第八开关元件，耦接于所述第三节点，并用于响应所述第三节点的电压信号而导通，以将所述第一时钟信号提供至所述第四节点；
一第九开关元件，耦接于所述第二节点，并用于响应所述第二节点的电压信号而导通，以将所述第二电源信号提供至所述第四节点；
一第十开关元件，耦接于所述第四节点，并用于响应所述第四开关元件而导通，以将所述第二电源信号提供至输出端；
一第十一开关元件，用于响应所述第二时钟信号而导通，以将所述第二电源信号提供至输出端；
一第十二开关元件，耦接于所述第二节点，并用于响应所述第二节点的电压信号而导通，以将所述第一时钟信号提供至所述输出端；
一第一电容，耦接于所述第二电源信号与所述第四节点之间；以及
一第二电容，耦接于所述第二节点与所述输出端之间。
在本发明的另一实施例中，所述第一开关元件至所述第十二开关元件分别为第一晶体管至第十二晶体管。
在本发明的另一实施例中，所述第一晶体管至所述第十二晶体管均具有控制端、第一端和第二端；
所述第一晶体管的控制端与所述输入信号的输入端耦接，所述第一晶体管的第一端与所述第一时钟信号的输入端耦接，所述第一晶体管的第二端与 所述第一节点耦接；
所述第二晶体管的控制端与所述第一时钟信号的输入端耦接，所述第二晶体管的第一端与所述第一晶体管的第二端耦接，所述第二晶体管的第二端与所述第一电源信号的输入端耦接；
所述第三晶体管的控制端与所述第二节点耦接，所述第三晶体管的第一端与所述第二电源信号的输入端耦接，所述第三晶体管的第二端与所述第三节点耦接；
所述第四晶体管的控制端与所述第一节点耦接，所述第四晶体管的第一端与所述第三节点耦接；
所述第五晶体管的控制端和所述第五晶体管的第二端均与所述第二时钟信号的输入端耦接，所述第五晶体管的第一端与所述第四晶体管的第二端耦接；
所述第六晶体管的控制端与所述第四节点耦接，所述第六晶体管的第一端与所述第二电源信号的输入端耦接，所述第六晶体管的第二端与所述第二节点耦接；
所述第七晶体管的控制端与所述第二时钟信号的输入端耦接，所述第七晶体管的第一端与所述第二节点耦接，所述第七晶体管的第二端与所述输入信号的输入端耦接；
所述第八晶体管的控制端与所述第三节点耦接，所述第八晶体管的第一端与所述第一时钟信号耦接，所述第八晶体管的第二端与所述第四节点耦接；
所述第九晶体管的控制端与所述第二节点耦接，所述第九晶体管的第一端与所述第二电源信号的输入端耦接，所述第九晶体管的第二端与所述第四节点耦接；
所述第十晶体管的控制端与所述第四节点耦接，所述第十晶体管的第一端与所述第二电源信号的输入端耦接，所述第十晶体管的第二端与所述输出端耦接；
所述第十一晶体管的控制端与所述第二时钟信号的输入端耦接，所述第十一晶体管的第一端与所述第二电源信号的输入端耦接，所述第十一晶体管的第二端与所述输出端耦接；
所述第十二晶体管的控制端与所述第二节点耦接，所述第十二晶体管的 第一端与所述输出端耦接，所述第十二晶体管的第二端与所述第一时钟信号的输入端耦接。
在本发明的另一实施例中，所述第一晶体管至所述第十二晶体管为pmos晶体管。
在本发明的另一实施例中，所述第一时钟信号与所述第二时钟信号的周期相同，相位相反。
在本发明的另一实施例中，所述第一电源信号为低电平，所述第二电源信号为高电平。
在本发明的另一实施例中，所述输入信号为一低电平的起始脉冲信号。
为解决实现上述目的，在本发明的另一些实施例中提供了一种栅极驱动电路，包括多个以上所述的移位寄存器单元。
在本发明的另一实施例中，所述多个移位寄存器单元以级联方式电性耦接，其中第一级移位寄存器单元的输入端耦接一起始脉冲信号，除最后一级移位寄存器单元外，其余每一级移位寄存器单元的输出端的信号均耦接至下一级移位寄存器单元的输入端。
为解决实现上述目的，在本发明的另一些实施例中提供了一种显示装置，包括以上所述的栅极驱动电路。
本发明的有益效果在于，通过对传统移位寄存器单元的电路结构进行改进，包括对电路所包括开关元件的个数以及连接关系的更改，利用电路中每一个开关元件均根据其控制端的信号导通或关断，以实现对输出端信号的控制，能够有效且稳定的将信号输出至下一级移位寄存器单元，最终提供稳定的信号波形。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1为本发明实施例一中提供的一种移位寄存器单元的组成示意图。
图2为本发明实施例一中提供的一种移位寄存器单元的电路图。
图3为本发明实施例一中图2所示电路图对应的时序波形图。
图4为本发明实施例一提供的移位寄存器单元在第一阶段的电路工作原 理示意图。
图5为本发明实施例一中图4所示电路图对应的时序波形图。
图6为本发明实施例一提供的移位寄存器单元在第二阶段的电路工作原理示意图。
图7为本发明实施例一中图6所示电路图对应的时序波形图。
图8为本发明实施例一提供的移位寄存器单元在第三阶段的电路工作原理示意图。
图9为本发明实施例一中图8所示电路图对应的时序波形图。
图10为本发明实施例一提供的移位寄存器单元在第四阶段的电路工作原理示意图。
图11为本发明实施例一中图10所示电路图对应的时序波形图。
图12为本发明实施例一提供的移位寄存器单元在第五阶段的电路工作原理示意图。
图13为本发明实施例一中图12所示电路图对应的时序波形图。
图14为本发明实施例二中提供的栅极驱动电路的一种结构示意图。
图15为图14中栅极驱动电路各级移位寄存器单元所输出的时序波形图。
附图标记说明：
s1至s12：第一开关元件至第十二开关元件
t1至t12：第一晶体管至第十二晶体管
c1：第一电容
c2：第二电容
ck1：第一时钟信号
ck2：第二时钟信号
vee：第一电源电压
vdd：第二电源电压
stv/in：起始脉冲信号/输入信号
n1：第一节点
n2：第二节点
n3：第三节点
n4：第四节点
sr1：第一级移位寄存器单元
sr2：第二级移位寄存器单元
sr3：第三级移位寄存器单元
sr4：第四级移位寄存器单元
sr5：第五级移位寄存器单元
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是，本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是当作说明之用，而非用以限制本发明。
为解决上述问题，给出以下几个实施例对本发明进行解释和说明。
实施例一
如图1所示，本实施例中提供一种移位寄存器单元，包括第一开关元件s1、第二开关元件s2、第三开关元件s3、第四开关元件s4、第五开关元件s5、第六开关元件s6、第七开关元件s7、第八开关元件s8、第九开关元件s9、第十开关元件s10、第十开关元件s11、第十二开关元件s12、第一电容c1以及第二电容c2。
在本实施例中，第一开关元件s1用于响应一输入信号in而导通，以将第一时钟信号ck1提供至第一节点n1；第二开关元件s2用于响应第一时钟信号ck1而导通，以将第一电源信号vee提供至第一节点n1；第三开关元件s3耦接于第二节点n2，并用于响应第二节点n2的电压信号而导通，以将第二电源信号vdd提供至第三节点n3；第四开关元件s4耦接于第一节点n1，并用于响应第一节点n1的电压信号而导通；第五开关元件s5用于响应第二时钟信号ck2而导通，并与第四开关元件耦接；第六开关元件s6耦接于第四节点n4，并用于响应第四节点n4的电压信号而导通，以将第二电源信号vdd提供至第二节点n2；第七开关元件s7用于响应第二时钟信号ck2而导通，以将输入信号in提供至第二节点n2；第八开关元件s8耦接于第三节点n3，并用于响应第三节点n3的电压信号而导通，以将第一时钟信号ck1提供至第四节点n4；第九开关元件s9耦接于第二节点n2，并用于响应第二节点 n2的电压信号而导通，以将第二电源信号vdd提供至第四节点n4；第十开关元件s10用于响应第四节点n4的信号而导通，以将第二电源信号vdd提供至输出端out；第十一开关元件s11用于响应第二时钟信号ck2而导通，以将第二电源信号vdd提供至输出端out；第十二开关元件s12耦接于第二节点n2，并用于响应第二节点n2的电压信号而导通，以将第一时钟信号ck1提供至输出端out。而且，第一电容c1耦接于第二电源信号vdd的输入端与第四节点n4之间；第二电容c2耦接于第二节点n2与输出端out之间。
其中，在本实施例中第一开关元件s1至第十二开关元件s12可以是开关晶体管。但在本公开的其他实施例中，第一开关元件s1至第十二开关元件s12还可以为其他类型的开关，例如bjt开关等等。
下面，以本实施例中第一开关元件s1至第十二开关元件s12均为pmos晶体管为例进行说明，分别对应第一晶体管t1至第十二晶体管t12。在本实施例中，第一晶体管t1至第十二晶体管t12均具有控制端、第一端和第二端，这三个端分别对应晶体管的栅极、源极和漏极。
本实施例以晶体管为例的移位寄存器单元的电路如图2所示，具体连接关系如下：
第一晶体管t1的控制端与输入信号in的输入端耦接，第一晶体管t1的第一端与第一时钟信号ck1耦接，第一晶体管t1的第二端与第一节点n1耦接；第二晶体管t2的控制端与第一时钟信号ck1的输入端耦接，第二晶体管t2的第一端与第一晶体管t1的第二端耦接，第二晶体管t2的第二端与第一电源信号vee的输入端耦接；第三晶体管t3的控制端与第二节点n2耦接，第三晶体管t3的第一端与第二电源信号vdd的输入端耦接，第三晶体管t3的第二端与第三节点n3耦接；第四晶体管t4的控制端与第一节点n1耦接，第四晶体管t4第一端与第三节点n3耦接；第五晶体管t5的控制端和第五晶体管t5的第二端均与第二时钟信号ck2的输入端耦接，第五晶体管t5的第一端与第四晶体管t4的第二端耦接；第六晶体管t6的控制端与第四节点n4耦接，第六晶体管t6的第一端与第二电源信号vdd的输入端耦接，第六晶体管t6的第二端与第二节点n2耦接；第七晶体管t7的控制端与第二时钟信号ck2的输入端耦接，第七晶体管t7的第一端与第二节点n2耦接，第七晶体管t7的第二端与输入信号in的输入端耦接；第八晶体管t8的控制端与第 三节点n3耦接，第八晶体管t8的第一端与第一时钟信号ck1的输入端耦接，第二端第八晶体管t8的与第四节点n4耦接；第九晶体管t9的控制端第二节点n2耦接，第九晶体管t9的第一端耦接电源信号vdd的输入端，第九晶体管t9的第二端与第四节点n4耦接；第十晶体管t10的控制端与第四节点n4耦接，第十晶体管t10的第一端与第二电源信号vdd的输入端耦接，第十晶体管t10的第二端与输出端out的输入端耦接；第十一晶体管t11的控制端与第二时钟信号ck2的输入端耦接，第十一晶体管t11的第一端与第二电源信号vdd的输入端耦接，第十一晶体管t11的第二端与输出端out的输入端耦接；第十二晶体管t12的控制端与第二节点n2耦接，第十二晶体管t12的第一端与输出端out的输入端耦接，第十二晶体管t12的第二端与第一时钟信号ck1的输入端耦接。
图2所示电路图对应的时序波形图如图3所示，输入信号in为一个起始脉冲信号，用stv/in表示，如图3所示，输入信号stv/in是一个低电平的脉冲信号；时钟信号ck1和ck2是与该输入信号stv/in周期相同的方波脉冲，且ck1与ck2的相位总是相反。采用图2所示的电路，输出端out输出信号的波形output1如图3所示。
还需要说明的是，本实施例中的第一电源信号vee为低电平，第二电源vdd信号为高电平。
以下对上述图2和图3分阶段进行分析：
第一阶段的电路工作原理示意图以及对应的时序波形图分别如图4和图5所示，电路中晶体管的工作状态以及第一节点n1、第二节点n2、第三节点n3以及第四节点n4的电平状态(h表示高电平，l表示低电平)也如图5所示。t1的控制端耦接输入信号in的输入端，在这一阶段输入信号in为低电平，t1导通；t2的控制端耦接ck1的输入端，此时ck1为高电平，t2关断，t1导通时t1的第二端的信号为高电平，也就是t4的控制端(也就是第一节点n1)为高电平，导致t4关断。t5和t7的控制端耦接ck2的输入端，此时ck2为低电平，t5和t7导通，此时t7的第二端的输入信号in为低电平，因此t7的第一端也就是第二节点n2为低电平(用l表示)，t3的控制端耦接第二节点n2，这样导致t3导通，由于t3的第一端输入电源信号vdd为高电平，在t3导通时t3的第二端也是高电平，也就是第三节点n3为高电平 (用h表示)。由于t9的控制端耦接第二节点n2为低电平，因此t9导通，t9的第一端耦接电源信号vddvdd，vdd为高电平，t9的第二端也是高电平，也就是第四节点n4为高电平(用h表示)。在第四节点n4为高电平时，t8和t10均关断，t11的控制端耦接时钟信号ck2为低电平，因此t11导通，t11的第一端耦接电源信号vdd的输入端，vdd为高电平，t12的控制端耦接第二节点n2为低电平，t12也导通。
也就是在第一阶段，t1、t3、t5、t7、t9、t11和t12导通，此时输出信号out为高电平(用h表示)，波形output1如图5所示。图5中阴影部分即对应在第一阶段各个输入信号、时钟信号以及输出信号的电平。
第二阶段的电路工作原理示意图以及对应的时序波形图分别如图6和图7所示，电路中晶体管的工作状态以及第一节点n1、第二节点n2、第三节点n3、第四节点n4的电平状态(h表示高电平，l表示低电平)也如图7所示。晶体管的工作原理同上，此处不再一一赘述，在这一阶段，t2、t3、t4、t9和t12导通，此时输出信号out为低电平(用l表示)，波形output1如图7所示。图7中阴影部分即对应在第二阶段各个输入信号、时钟信号以及输出信号的电平。
第三阶段的电路工作原理示意图以及对应的时序波形图分别如图8和图9所示，电路中晶体管的工作状态以及第一节点n1、第二节点n2、第三节点n3、第四节点n4的电平状态(h表示高电平，l表示低电平)也如图8所示。晶体管的工作原理同上，此处不再一一赘述，在这一阶段，t4、t5、t7、t8和t11导通，此时输出信号out为高电平(用h表示)，波形output1如图9所示。图9中阴影部分即对应在第三阶段各个输入信号、时钟信号以及输出信号的电平。
第四阶段的电路工作原理示意图以及对应的时序波形图分别如图10和图11所示，电路中晶体管的工作状态以及第一节点n1、第二节点n2、第三节点n3、第四节点n4的电平状态(h表示高电平，l表示低电平)也如图10所示。晶体管的工作原理同上，此处不再一一赘述，在这一阶段，t2、t4、t6、t8和t10导通，此时输出信号out为高电平(用h表示)，波形output1如图11所示。图11中阴影部分即对应在第三阶段各个输入信号、时钟信号以及输出信号的电平。
第五阶段的电路工作原理示意图以及对应的时序波形图分别如图12和图13所示，电路中晶体管的工作状态以及第一节点n1、第二节点n2、第三节点n3、第四节点n4的电平状态(h表示高电平，l表示低电平)也如图12所示。晶体管的工作原理同上，此处不再一一赘述，在这一阶段，t4、t5、t7、t8和t11导通，此时输出信号out为高电平(用h表示)，波形output1如图13所示。图13中阴影部分即对应在第三阶段各个输入信号、时钟信号以及输出信号的电平。
之后的时序，依次重复第三阶段和第四阶段的电平变化，能够稳定的输出out。当然，由于第三阶段与第五阶段的电路工作原理示意图以及在这两个阶段产生的波形图相同(参见图8和12、图9和13)，之后，重复进行，可以是重复第三阶段和第四阶段，也可以是重复第四阶段和第五阶段，其实质并无较大区别，均能够保证在输出端输出稳定的信号波形。
通过本实施例提供的移位寄存器单元，采用12个晶体管和2个电容组成的电路结构，应用输入的起始脉冲信号以及两个周期相同相位相反的时钟信号，能够在输出端输出稳定的波形信号，并将其作为后一级电路的输入信号，最终提供稳定的信号波形。
实施例二
在本实施例中还提供一种栅极驱动电路，该栅极驱动电路包括多个上述实施例一的移位寄存器单元。多个移位寄存器单元以级联方式电性耦接，且第一级移位寄存器单元的输入端耦接一低电平的起始脉冲信号，除最后一级移位寄存器单元外，其余每一级移位寄存器单元的输出端的信号均耦接至下一级移位寄存器单元的输入端。
如图14所示，本实施例中以5个级联的移位寄存器单元为例，第一级移位寄存器单元sr1的输出信号out1作为第二级移位寄存器单元的输如信号in，第二级移位寄存器单元sr2的输出信号out2作为第三级移位寄存器单元的输入信号in……这样在第一级移位寄存器单元sr1的输入端输入一个低电平的起始脉冲信号之后，就能够在其输出端产生稳定的输出信号out，将这一输出信号out输入至第二级移位寄存器单元sr2的输入端……以此重复，得到五级移位寄存器单元的输出端out1、out2、out3、out4以及out5最终输出的波形output1、output2、output3、output4以及output5分别如图15所示， 能够在移位寄存器中输出稳定的信号。
本实施例能够实现同上述实施例一的技术效果，此处不再赘述。
实施例三
在本实施例中还提供一种显示装置，包括以上所述的栅极驱动电路，并以此移位寄存器中输出的信号逐行开启显示装置中的栅极扫描线。该显示装置中还包括源极驱动电路，用于在栅极扫描线打开时向相应的像素提供数据电压。
本实施例也能够实现同上述实施例一的技术效果，此处不再赘述。
本领域技术人员应当意识到在不脱离本发明所附的权利要求所公开的本发明的范围和精神的情况下所作的变动与润饰，均属本发明的权利要求的保护范围之内。