一种栅极驱动电路及其驱动方法、显示装置与流程

技术特征：

1.一种栅极驱动电路，该栅极驱动电路具有多级结构，其特征在于，第n级电路中包括：

Q_n节点预充电单元，其在第一输入信号Q_n-1、第二输出信号Q_n+1的作用下控制高电压信号VGH与Q_n节点之间的信号传输，由此对Q_n节点进行预充电；

Q_n节点上拉单元，其电连接在Q_n节点与输出端G_n之间，用于维持Q_n节点的高电平状态；

Q_n节点下拉单元，其电连接在低电压信号VGL与Q_n节点之间，用于在P_n节点电压信号的作用下控制低电压信号VGL与Q_n节点之间的信号传输，由此维持Q_n节点的低电平状态；

P_n节点上拉单元，其电连接在高电压信号VGH与P_n节点之间，用于在第一时钟信号的作用下控制高电压信号VGH与P_n节点之间的信号传输，由此维持P_n节点的高电平状态；

P_n节点下拉单元，其电连接在低电压信号VGL与P_n节点之间，用于在Q_n节点电压信号的作用下控制低电压信号VGL与P_n节点之间的信号传输，由此维持P_n节点的低电平状态；

G_n输出单元，其电连接在第二时钟信号与输出端G_n之间，用于在Q_n节点电压信号的作用下控制第二时钟信号与输出端G_n之间的信号传输，由此输出G_n高电平信号；

G_n输出端下拉单元，其电连接在低电压信号VGL与输出端G_n之间，用于在P_n节点电压信号的作用下控制低电压信号VGL与输出端G_n之间的信号传输，由此维持输出端G_n的低电平状态；

第一复位单元，其连接低电压信号VHL、Qn节点、Pn节点、输出端Gn和第一复位信号，用于当第一复位信号跳变为高电平时，第一复位单元将Qn节点和Pn节点均拉低至低电平，同时将输出端Gn拉至高电平；

第二复位单元，其连接低电压信号VHL、输出端Gn和第二复位信号，用于当第二复位信号跳变为高电平时，将输出端Gn拉至低电平。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述Q_n节点预充电单元包括第一晶体管、第二晶体管、第三晶体管及第四晶体管；第一晶体管的源极与高电压信号VGH连接，第一晶体管的栅极与第二输出信号Q_n+1连接，第一晶体管的漏极与第二晶体管的源极连接；第二晶体管的栅极连接第一输入信号Q_n-1，第二晶体管的漏极连接第三晶体管的源极连接，并同时与Q_n节点连接；第三晶体管的栅极与第一输入信号Q_n-1连接，第三晶体管的漏极与第四晶体管的源极连接；第四晶体管的栅极与第二输出信号Q_n+1连接，第四晶体管的漏极与高电压信号VGH连接。

3.如权利要求2所述的栅极驱动电路，其特征在于，所述Q_n节点下拉单元包括第五晶体管，第五晶体管的源极连接Q_n节点，第五晶体管的栅极连接P_n节点，第五晶体管的漏极连接低电压信号VGL。

4.如权利要求3所述的栅极驱动电路，其特征在于，所述P_n节点上拉单元包括第六晶体管和第二电容，所述第六晶体管的源极连接高电压信号VGH，第六晶体管的栅极连接第一时钟信号，第六晶体管的漏极连接P_n节点；第二电容两端分别连接P_n节点与低电压信号VGL。

5.如权利要求4所述的栅极驱动电路，其特征在于，所述P_n节点下拉单元包括第七晶体管，所述第七晶体管的源极连接P_n节点，第七晶体管的栅极连接Q_n节点，第七晶体管的漏极连接低电压信号VGL。

6.如权利要求5所述的栅极驱动电路，其特征在于，所述G_n输出端下拉单元包括第九晶体管，所述第九晶体管的源极连接输出端G_n，第九晶体管的栅极连接P_n节点，第九晶体管的漏极连接低电压信号VGL。

7.如权利要求6所述的栅极驱动电路，其特征在于，所述第一复位单元包括第十晶体管、第十一晶体管和第十二晶体管；第十晶体管的源极连接Q_n节点，栅极连接第一复位信号，漏极连接低电压信号VGL；第十一晶体管的源极连接输出端G_n，栅极和漏极均连接第一复位信号，第十二晶体管的源极连接P_n节点，栅极连接第一复位信号，漏极连接低电压信号VGL。

8.如权利要求7所述的栅极驱动电路，其特征在于，所述第二复位单元包括第十三晶体管，第十三晶体管的源极连接输出端Gn，栅极连接第二复位信号，漏极连接低电压信号VGL。

9.一种基于权利要求1-8中任一项所述的栅极驱动电路的驱动方法，其特征在于：

正常显示状态下，第一复位信号Reset1及第二复位信号Reset2均保持低电平；

阶段a，第一输入信号Q_n-1与第二输入信号Q_n+1交叠为高电平时，第一、二晶体管串联导通，第三、四晶体管也串联导通，同时对Q_n节点进行预充电；

阶段b，在阶段a中，Q_n节点被预充电，Q_n节点上拉单元中的第一电容维持Q_n节点处于高电平状态，G_n输出单元中的第八晶体管处于导通状态，第二时钟信号的高电平输出到输出端G_n；

阶段c，Q_n节点上拉单元中的第一电容继续维持Q_n节点处于高电平状态，而此时第二时钟信号的低电平将G_n输出端电平拉低，当第一输入信号Q_n-1与第二输入信号Q_n+1同时为高电平时，第一、二、三、四晶体管均处于串联导通状态，Q_n节点被补充充电；

阶段d，当第一时钟信号为高电平时，P_n节点上拉单元中的第六晶体管处于导通的状态，P_n节点电平被拉高，Q_n节点下拉单元中的第五晶体管导通，此时Q_n节点电平被拉低到端VGL；

阶段e，当Q_n节点变为低电平后，P_n节点下拉单元的第七晶体管处于截止状态，当第一时钟跳变为高电平时第六晶体管导通，P_n节点被充电，那么五晶体管和G_n输出端下拉单元的第九晶体管均处于导通的状态，可以保证Q_n节点及G_n输出端低电平的稳定，同时第二电容对P_n节点的高电平具有一定的保持作用；

在正常显示状态下，第一复位信号Reset1及第二复位信号Reset2均保持低电平，因此第十晶体管、第十一晶体管和第十二晶体管及第十三晶体管均处于关闭状态；

全部栅极打开显示状态时，第一复位信号Reset1为高电平，第二复位信号Reset2为低电平：当第一复位信号Reset1跳变为高电平时，第十晶体管、第十一晶体管和第十二晶体管均处于导通状态，第十三晶体管均处于截断状态，此时，Q_n节点、P_n节点均被拉至低电平，输出端G_n被拉至高电平；

全部栅极关闭显示状态时，第一复位信号Reset1为低电平，第二复位信号Reset2为高电平：当第一复位信号Reset1为低电平时，第十晶体管、第十一晶体管和第十二晶体管均处于截断状态，第十三晶体管均处于导通状态，此时，输出端G_n被拉至低电平。

10.一种显示装置，其特征在于，包含如权利要求1-8中任一项所述的栅极驱动电路。