移位寄存器单元及其驱动方法、栅极驱动电路、显示装置与流程

本发明涉及显示技术，尤其涉及移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术：

液晶显示面板包括像素矩阵，以逐行扫描的方式驱动像素矩阵来进行显示。常见的薄膜晶体管液晶显示面板(TFT-LCD)的驱动器包括栅极驱动器和数据驱动器。栅极驱动器包括移位寄存器，移位寄存器包括多个级联的移位寄存器单元。移位寄存器单元的输出信号端与像素矩阵的栅线对应连接，每条栅线与像素矩阵的一行像素连接。移位寄存器在时钟信号的驱动下，依次对于每条栅线输出脉冲形式的栅扫描信号，实现像素矩阵的逐行扫描。

在显示面板中，栅级驱动电路可以是薄膜上芯片(Chip On Film，COF)或者玻璃上芯片(Chip On Glass，COG)的封装形式，也可以是设置于阵列基板上的形式(Gate On Array，GOA)。对于液晶显示面板，栅极驱动器GOA形式可以降低产品成本，减少制作工序，提高产能。

目前，GOA形式的栅极驱动电路的移位寄存器单元中，为了输出脉冲信号，首先，通过上拉模块将输出信号端与时钟信号端连接，此时，时钟信号为有效电压，输出信号端输出脉冲信号的有效电压的部分。然后，通过下拉模块将输出信号端与提供无效电压的电压端连接，以输出脉冲信号的无效电压的部分。由于下拉模块中的晶体管从截止到导通需要一定的时间，因此，脉冲信号从有效电压切换到无效电压时用时较长，不具有足够陡峭的边缘，这会产生噪声，并且可能引起电路误动作等问题。

技术实现要素：

本发明的实施例提供移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

根据第一个方面，本发明的实施例提供一种移位寄存器单元，包括：输入模块、上拉模块、复位模块、下拉控制模块、下拉模块、以及上拉保持模块。输入模块与输入信号端、第一电压端以及上拉点耦接，并且被配置为在来自输入信号端的输入信号的控制下，将第一电压端耦接到上拉点。上拉模块与上拉点、时钟信号端以及输出信号端耦接，并且被配置为在上拉点处的电压的控制下，将时钟信号端耦接到输出信号端。复位模块与复位信号端、第二电压端以及上拉点耦接，并且被配置为在来自复位信号端的复位信号的控制下，将第二电压端耦接到上拉点。下拉控制模块与上拉点、第二电压端、第三电压端以及下拉点耦接，并且被配置为在上拉点处的电压的控制下，选择地将第二电压端和第三电压端中的一个耦接到下拉点。下拉模块与下拉点、第二电压端、上拉点以及输出信号端耦接，并且被配置为在下拉点处的电压的控制下，将第二电压端耦接到上拉点以及输出信号端。上拉保持模块与上拉保持信号端、第四电压端以及上拉点耦接，并且被配置为在来自上拉保持信号端的上拉保持信号的控制下，将第四电压端耦接到上拉点。

在本发明的实施例中，上拉保持信号端与第四电压端耦接。

在本发明的实施例中，上拉保持模块包括第一晶体管，第一晶体管的控制极与上拉保持信号端耦接，第一极与第四电压端耦接，第二极与上拉点耦接。

在本发明的实施例中，输入模块包括第二晶体管，第二晶体管的控制极与输入信号端耦接，第一极与第一电压端耦接，第二极与上拉点耦接。

在本发明的实施例中，上拉模块包括第三晶体管、第一电容。第三晶体管的控制极与上拉点耦接，第一极与时钟信号端耦接，第二极与输出信号端耦接。第一电容的两端耦接在第三晶体管的控制极和第二极之间。

在本发明的实施例中，复位模块包括第四晶体管，第四晶体管的控制极与复位信号端耦接，第一极与第二电压端耦接，第二极与上拉点耦接。

在本发明的实施例中，下拉控制模块包括第五晶体管、第六晶体管、第七晶体管、第八晶体管。第五晶体管的控制极以及第一极与第三电压端耦接，第二极与第六晶体管的控制极耦接。第六晶体管的第一极与第三电压端耦接，第二极与下拉点耦接。第七晶体管的控制极与上拉点耦接，第一极与第二电压端耦接，第二极与第六晶体管的控制极耦接。第八晶体管的控制极与上拉点耦接，第一极与第二电压端耦接，第二极与下拉点耦接。

在本发明的实施例中，下拉模块包括第九晶体管、第十晶体管。第九晶体管的控制极与下拉点耦接，第一极与第二电压端耦接，第二极与上拉点耦接。第十晶体管的控制极与下拉点耦接，第一极与第二电压端耦接，第二极与输出信号端耦接。

根据第二个方面，本发明的实施例提供一种移位寄存器单元的驱动方法，包括：向输入信号端施加有效信号，向时钟信号端、复位信号端施加无效信号，使得上拉点处的电压有效，以控制上拉模块将时钟信号端耦接到输出信号端，输出信号端输出无效信号；向时钟信号端施加有效信号，向输入信号端、复位信号端施加无效信号，使得上拉点处的电压有效，以控制上拉模块将时钟信号端耦接到输出信号端，输出信号端输出有效信号；向输入信号端、时钟信号端、复位信号端施加无效信号，维持上拉点处的电压有效，以控制上拉模块将时钟信号端耦接到输出信号端，输出信号端输出无效信号；向复位信号端施加有效信号，向输入信号端施加无效信号，使得上拉点处的电压无效，以控制下拉模块将第二电压端耦接到上拉点、输出信号端，输出信号端输出无效信号；向输入信号端、复位信号端施加无效信号，使得上拉点处的电压无效，以控制下拉模块将第二电压端耦接到上拉点、输出信号端，输出信号端输出无效信号。

在本发明的实施例中，维持上拉点处的电压有效包括：向上拉保持信号端施加有效信号以控制上拉保持模块将第四电压端耦接到上拉点。

根据第三个方面，本发明的实施例提供一种栅极驱动电路，包括多个级联的上述任一项的移位寄存器单元。在每三级移位寄存器单元，第一级移位寄存器单元的输出信号端与第二级移位寄存器单元的输入信号端耦接，第一级移位寄存器单元的上拉保持信号端与第二级移位寄存器单元的输出信号端耦接，第一级移位寄存器单元的复位信号端与第三级移位寄存器单元的输出信号端耦接。第一级移位寄存器单元的时钟信号端、第三级移位寄存器单元的时钟信号端与第一时钟信号源耦接。第二级移位寄存器单元的时钟信号端与第二时钟信号源耦接。

根据第四个方面，本发明的实施例提供一种显示装置，包括上述的栅极驱动电路。

根据本发明的实施例的移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，可以减少移位寄存器单元的输出信号的电压切换的时间。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1是本发明的实施例提供的移位寄存器单元的第一个示例性的框图；

图2是本发明的实施例提供的移位寄存器单元的第二个示例性的框图；

图3是图2所示的移位寄存器单元的示例性的电路图；

图4是本发明的实施例提供的移位寄存器单元的驱动方法的示例性的流程图；

图5是图4所示的驱动方法对应的第一个示例性的操作时序图；

图6是图4所示的驱动方法对应的第二个示例性的操作时序图；

图7是现有技术中移位寄存器单元的驱动方法的操作时序图；

图8是本发明的实施例提供的栅极驱动电路的示例性的框图；

图9是图8所示的栅极驱动电路的示例性的操作时序图。

具体实施方式

为了使本发明的实施例的技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。

图1是本发明的实施例提供的移位寄存器单元的第一个示例性的框图。如图1所示，本发明的实施例提供一种移位寄存器单元，包括：输入模块1、上拉模块2、复位模块3、下拉控制模块4、下拉模块5、以及上拉保持模块6。输入模块1与输入信号端IP、第一电压端V1以及上拉点PU耦接，并且被配置为在来自输入信号端IP的输入信号的控制下，将第一电压端V1耦接到上拉点PU。上拉模块2与上拉点PU、时钟信号端CLK以及输出信号端OP耦接，并且被配置为在上拉点PU处的电压的控制下，将时钟信号端CLK耦接到输出信号端OP。复位模块3与复位信号端RST、第二电压端以及上拉点PU耦接，并且被配置为在来自复位信号端RST的复位信号的控制下，将第二电压端V2耦接到上拉点PU。下拉控制模块4与上拉点PU、第二电压端V2、第三电压端V3以及下拉点PD耦接，并且被配置为在上拉点PU处的电压的控制下，选择地将第二电压端V2和第三电压端V3中的一个耦接到下拉点PD。下拉模块5与下拉点PD、第二电压端V2、上拉点PU以及输出信号端OP耦接，并且被配置为在下拉点PD处的电压的控制下，将第二电压端V2耦接到上拉点PU以及输出信号端OP。上拉保持模块6与上拉保持信号端HP、第四电压端V4以及上拉点PU耦接，并且被配置为在来自上拉保持信号端HP的上拉保持信号的控制下，将第四电压端V4耦接到上拉点PU。

上拉保持模块6用于保持上拉点PU处的电压，以维持时钟信号端CLK和输出信号端OP之间的耦接。在时钟信号端CLK的时钟信号的电压切换时(例如，从高电压切换到低电压时)，输出信号端OP的输出信号的电压随之切换。在这个过程中，不需要使用上拉模块2之外的其它模块，能够实现快速的切换。

图2是本发明的实施例提供的移位寄存器单元的第二个示例性的框图。如图2所示，在上拉保持信号的有效电压与第四电压端V4提供的电压相同时，上拉保持信号端HP可以与第四电压端V4耦接。这可以节省电路空间。

按照本领域技术人员的通常理解，有效电压是指能够使模块工作的电压。例如，上拉保持信号端HP处的有效电压的可以使得上拉保持模块6工作，以将第四电压端V4耦接到上拉点PU。相应地，无效电压可以使得上拉保持模块6不工作，断开第四电压端V4和上拉点PU。此外，按照本领域技术人员的通常理解，耦接是指直接或者间接的电连接。

图3是图2所示的移位寄存器单元的示例性的电路图。如图3所示，上拉保持模块6包括第一晶体管T1，第一晶体管T1的控制极与上拉保持信号端HP耦接，第一极与第四电压端V4耦接，第二极与上拉点PU耦接。

上拉保持模块6采用了晶体管来实现，这有利于制作集成电路。应当理解，这并不是对于本发明的限制，上拉保持模块6可以采用任意的具有开关功能的元件或者电路来实现。

以下，作为一个示例，也对于其他的模块的实现方式进行说明。

输入模块1包括第二晶体管T2，第二晶体管T2的控制极与输入信号端IP耦接，第一极与第一电压端V1耦接，第二极与上拉点PU耦接。

上拉模块2包括第三晶体管T3、第一电容C1。第三晶体管T3的控制极与上拉点PU耦接，第一极与时钟信号端CLK耦接，第二极与输出信号端OP耦接。第一电容C1的两端耦接在第三晶体管T3的控制极和第二极之间。

复位模块3包括第四晶体管T4，第四晶体管T4的控制极与复位信号端RST耦接，第一极与第二电压端V2耦接，第二极与上拉点PU耦接。

下拉控制模块4包括第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8。第五晶体管T5的控制极以及第一极与第三电压端V3耦接，第二极与第六晶体管T6的控制极耦接。第六晶体管T6的第一极与第三电压端V3耦接，第二极与下拉点PD耦接。第七晶体管T7的控制极与上拉点PU耦接，第一极与第二电压端V2耦接，第二极与第六晶体管T6的控制极耦接。第八晶体管T8的控制极与上拉点PU耦接，第一极与第二电压端V2耦接，第二极与下拉点PD耦接。

下拉模块5包括第九晶体管T9、第十晶体管T10。第九晶体管T9的控制极与下拉点PD耦接，第一极与第二电压端V2耦接，第二极与上拉点PU耦接。第十晶体管T10的控制极与下拉点PD耦接，第一极与第二电压端V2耦接，第二极与输出信号端OP耦接。

图4是本发明的实施例提供的移位寄存器单元的驱动方法的示例性的流程图。图5是图4所示的驱动方法对应的第一个示例性的操作时序图。以下，结合图3、图4和图5对于移位寄存器单元驱动方法和操作时序进行说明，并且，以图3中的晶体管均为N型晶体管为例。

按照本领域技术人员通常理解，有效信号是指能使模块工作的信号，可以是有效电压、有效电流或者其它形式的信号。此处，有效信号用于对开关晶体管进行控制，指有效电压。对于N型晶体管，有效电压是指高电压。应当理解，此处的“高电压”仅用来表示电压的功能，并不限制其幅值，例如，“高电压”可以是3.3V、5V等，“低电压”可以是0V、-3.3V、-5V等。

如图4所示，驱动方法开始于步骤S401，信号输入阶段。在步骤S401中，向输入信号端IP施加有效信号，向时钟信号端CLK、复位信号端RST、上拉保持信号端HP施加无效信号，使得上拉点PU处的电压有效，以控制上拉模块2将时钟信号端CLK耦接到输出信号端OP，输出信号端OP输出无效信号。

如图5所示，输入信号端IP处的电压为高，时钟信号端CLK、复位信号端RST、上拉保持信号端HP处的电压为低。参考图3，上拉保持信号端HP处的电压为低，使得第一晶体管T1截止。复位信号端RST处的电压为低，使得第四晶体管T4截止。输入信号端IP处的电压为高，使得第二晶体管T2的控制极电压为高，第二晶体管T2导通。第二晶体管T2导通以连接第一电压端V1和上拉点PU。上拉点PU处的电压变化为第一电压端V1处的电压，即高电压。上拉点PU处的高电压使得第三晶体管T3导通，以连接输出信号端OP和时钟信号端CLK。输出信号端OP处的电压与时钟信号端CLK的电压相同，为低电压。第一电容C1两端产生电压差。上拉点PU处的高电压还使得第七晶体管T7和第八晶体管T8导通，以连接第二电压端V2和第六晶体管T6的控制极，以及第二电压端V2和下拉点PD。此时，第五晶体管T5的控制极的电压是第三电压端V3的高电压，第五晶体管T5始终导通，使得第六晶体管T6的控制极和也第三电压端V3连接。此时，可以通过设计第七晶体管T7、第五晶体管T5的参数(例如，宽长比)，使得第五晶体管T5和第七晶体管T7同时导通时，第六晶体管T6的控制极处的电压维持为低电压。第六晶体管T6的控制极处的电压为低电压，使得第六晶体管T6截止，断开了第三电压端V3和下拉点PD的连接，维持了下拉点PD处的低电压。下拉点PD处的电压为低电压，使得第九晶体管T9、第十晶体管T10截止。

然后，进入步骤S402，上拉阶段。在步骤S402中，向时钟信号端CLK施加有效信号，向输入信号端IP、复位信号端RST、上拉保持信号端HP施加无效信号，使得上拉点PU处的电压有效，以控制上拉模块2将时钟信号端CLK耦接到输出信号端OP，输出信号端OP输出有效信号。

如图5所示，时钟信号端CLK处的电压为高，输入信号端IP、复位信号端RST、上拉保持信号端HP处的电压为低。参考图3，上拉保持信号端HP处的电压为低，使得第一晶体管T1截止。复位信号端RST处的电压为低，使得第四晶体管T4截止。输入信号端IP处的电压为低，使得第二晶体管T2的截止。上拉点PU处的高电压使得第三晶体管T3继续导通，以连接输出信号端OP和时钟信号端CLK。输出信号端OP处的电压与时钟信号端CLK的电压相同，为高电压。并且，由于电容的自举作用，即第一电容C1两端的电压差维持不变的作用，使得上拉点PU和输出信号端OP之间的电压差维持不变。这样，输出信号端OP处的电压升高之后，上拉点PU处的电压也会升高相应的幅度，使得第三晶体管T3稳定的导通。此外，上拉点PU处的高电压仍然使得第七晶体管T7和第八晶体管T8导通，以连接第二电压端V2和第六晶体管T6的控制极，以及第二电压端V2和下拉点PD。第六晶体管T6的控制极处的电压为低电压，使得第六晶体管T6截止，断开了第三电压端V3和下拉点PD的连接，维持了下拉点PD处的低电压。下拉点PD处的电压为低电压，使得第九晶体管T9、第十晶体管T10截止。

然后，进入步骤S403，上拉保持阶段。在步骤S403中，向上拉保持信号端HP施加有效信号，向输入信号端IP、时钟信号端CLK、复位信号端RST施加无效信号，使得上拉点PU处的电压保持有效，以控制上拉模块2将时钟信号端CLK耦接到输出信号端OP，输出信号端OP输出无效信号。

如图5所示，上拉保持信号端HP处的电压为高，输入信号端IP、时钟信号端CLK、复位信号端RST处的电压为低。参考图3，输入信号端IP处的电压为低，使得第二晶体管T2的截止。复位信号端RST处的电压为低，使得第四晶体管T4截止。上拉保持信号端HP处的电压为高，使得第一晶体管T1导通，以连接上拉保持信号端HP和上拉点PU，使得上拉点PU处的电压为高。上拉点PU处的高电压使得第三晶体管T3继续导通，以连接输出信号端OP和时钟信号端CLK。输出信号端OP处的电压与时钟信号端CLK的电压相同，为低电压。因为第三晶体管T3是始终保持导通，所以在时钟信号端CLK的时钟信号的电压切换时(例如，从高电压切换到低电压时)，输出信号端OP的输出信号的电压随之切换。

在这个过程中，不需要使用其它晶体管，并且第三晶体管T3的状态不需要发生改变(即，不需要从截止状态改变到导通状态)，输出信号端OP的输出信号的电压能够实现快速的切换。并且，第三晶体管T3可以配置为增大尺寸以提高电流流通能力，这样能够进一步缩短输出信号端OP的输出信号的电压切换需要的时间。

同样地，上拉点PU处的高电压仍然使得第七晶体管T7和第八晶体管T8导通，以连接第二电压端V2和第六晶体管T6的控制极，以及第二电压端V2和下拉点PD。第六晶体管T6的控制极处的电压为低电压，使得第六晶体管T6截止，断开了第三电压端V3和下拉点PD的连接，维持了下拉点PD处的低电压。下拉点PD处的电压为低电压，使得第九晶体管T9、第十晶体管T10截止。

然后，进入步骤S404，复位阶段。在步骤S404中，向复位信号端RST施加有效信号，向输入信号端IP、时钟信号端CLK、上拉保持信号端HP施加无效信号，使得上拉点PU处的电压无效，以控制下拉模块5将第二电压端V2耦接到上拉点PU、输出信号端OP，输出信号端OP输出无效信号。

如图5所示，复位信号端RST处的电压为高，输入信号端IP、上拉保持信号端HP处的电压为低。参考图3，上拉保持信号端HP处的电压为低，使得第一晶体管T1截止。输入信号端IP处的电压为低，使得第二晶体管T2的截止。复位信号端RST处的电压为高，使得第四晶体管T4导通，以连接第二电压端V2和上拉点PU，上拉点PU处的电压与第二电压端V2的电压相同，为低电压。上拉点PU处的低电压使得第三晶体管T3截止，以断开输出信号端OP和时钟信号端CLK。应当理解，在该阶段中，输出信号端OP处的电压已经与时钟信号端CLK的电压无关。上拉点PU处的低电压使得第七晶体管T7和第八晶体管T8截止，以断开第二电压端V2和第六晶体管T6的控制极，以及第二电压端V2和下拉点PD。第五晶体管T5的控制极的电压是第三电压端V3的高电压，第五晶体管T5始终导通，使得第六晶体管T6的控制极处的电压为高电压。第六晶体管T6导通，以连接第三电压端V3和下拉点PD，使得下拉点PD处的电压为高电压。下拉点PD处的高电压，使得第九晶体管T9、第十晶体管T10导通。第九晶体管T9连接第二电压端V2和上拉点PU，第十晶体管T10连接第二电压端V2和信号输出端。信号输出端的电压和第二电压端V2的电压相同，为低电压。

然后，进入步骤S405，下拉保持阶段。步骤S405中，向输入信号端IP、复位信号端RST、上拉保持信号端HP施加无效信号，使得上拉点PU处的电压无效，以控制下拉模块5将第二电压端V2耦接到上拉点PU、输出信号端OP，输出信号端OP输出无效信号。

如图5所示，输入信号端IP、复位信号端RST、上拉保持信号端HP处的电压为低。参考图3，上拉保持信号端HP处的电压为低，使得第一晶体管T1截止。输入信号端IP处的电压为低，使得第二晶体管T2的截止。复位信号端RST处的电压为低，使得第四晶体管T4截止。上拉点PU处的低电压使得第三晶体管T3截止，以断开输出信号端OP和时钟信号端CLK。应当理解，在该阶段中，输出信号端OP处的电压仍然与时钟信号端CLK的电压无关。在输入信号端IP、复位信号端RST、上拉保持信号端HP处的电压保持为低的情况下，无论时钟信号端CLK处的电压如何变化，输出信号端OP处的电压均维持为低电压。上拉点PU处的低电压使得第七晶体管T7和第八晶体管T8截止，以断开第二电压端V2和第六晶体管T6的控制极，以及第二电压端V2和下拉点PD。第五晶体管T5的控制极的电压是第三电压端V3的高电压，第五晶体管T5始终导通，使得第六晶体管T6的控制极处的电压为高电压。第六晶体管T6导通，以连接第三电压端V3和下拉点PD，使得下拉点PD处的电压为高电压。下拉点PD处的高低电压，使得第九晶体管T9、第十晶体管T10导通。第九晶体管T9连接第二电压端V2和上拉点PU，第十晶体管T10连接第二电压端V2和信号输出端。信号输出端的电压和第二电压端V2的电压相同，为低电压。下拉保持阶段可以一直持续，直到输入信号端IP再次被施加有效信号。

如上所述，在上拉保持阶段，使得上拉点PU处的电压保持有效，以控制上拉模块2将时钟信号端CLK耦接到输出信号端OP，在时钟信号端CLK的时钟信号的电压切换时(例如，从高电压切换到低电压时)，输出信号端OP的输出信号的电压随之切换。在这个过程中，不需要等待晶体管的状态的改变，输出信号端OP的输出信号的电压能够实现快速的切换。

图6是图4所示的驱动方法对应的第二个示例性的操作时序图。如图6所示，本发明的实施例提供的驱动方法也可以应用于不包含上拉保持模块6的移位寄存器单元。如图6所示，在步骤S403完成后，不通过上拉保持模块6对于上拉点施加有效信号，仅仅是在步骤S404中，使得时钟信号无效，并且保持复位信号无效，以维持上拉点的有效电压。

图7是现有技术中移位寄存器单元的驱动方法的操作时序图。如图7所示，在现有技术中的一个移位寄存器单元的驱动过程中，并没有上拉保持阶段。在上拉阶段，输出信号端OP处的电压为高。在上拉阶段之后，直接进入复位阶段。在复位阶段，上拉点PU处的电压变为低电压，上拉模块2截止；下拉点PD处的电压变为高电压，下拉模块5导通，使得输出信号端OP处的电压为低。

因为下拉模块5从截止变化到导通需要一定的时间，所以输出信号端OP处的电压也需要经过这一时间之后才能变为低电压。这样，脉冲信号从有效电压切换到无效电压时用时较长，不具有足够陡峭的边缘，这会产生噪声，并且可能引起电路误动作等问题。

图8是本发明的实施例提供的栅极驱动电路的示例性的框图。如图8所示，栅极驱动电路包括多个级联的上述的移位寄存器单元。图8示出了前三级的移位寄存器单元，对之后的重复结构进行了省略。在每三级移位寄存器单元，第一级移位寄存器单元GOA1的输出信号端OP与第二级移位寄存器单元GOA2的输入信号端IP耦接，第一级移位寄存器单元GOA1的上拉保持信号端HP与第二级移位寄存器单元GOA2的输出信号端OP耦接，第一级移位寄存器单元GOA1的复位信号端RST与第三级移位寄存器单元GOA3的输出信号端OP耦接。第一级移位寄存器单元GOA1的时钟信号端CLK、第三级移位寄存器单元GOA3的时钟信号端CLK与第一时钟信号源CLK1耦接。第二级移位寄存器单元GOA2的时钟信号端CLK与第二时钟信号源CLK2耦接。

图9是图8所示的栅极驱动电路的示例性的操作时序图。栅极驱动电路中的每一个移位寄存器单元的操作时序与图5所示的时序完全相同，图9中重点示出了与第一级移位寄存器单元GOA1相关的信号的操作时序。对于第一级移位寄存器单元GOA1，在步骤S401中，输入信号端IP被施加扫描开始信号STV。在步骤S402中，输出信号端OP输出有效信号G1，该信号G1被施加至第二级移位寄存器单元GOA2的输入信号端IP。在步骤S403中，上拉保持信号端HP被施加第二级移位寄存器单元GOA2的输出信号G2。在步骤S404中，复位信号端RST被施加第二级移位寄存器单元GOA2的输出信号G3。

可以理解，为了满足时序要求，第一级移位寄存器单元GOA1和第三级移位寄存器单元GOA3的时钟信号端CLK与第一时钟信号源CLK1连接，第二级移位寄存器单元GOA2的时钟信号端CLK与第二时钟信号源CLK2连接。在本实施例中，第一时钟信号源CLK1与第二时钟信号源CLK2的时钟信号波形相同，相位相差180度。

根据本发明的实施例提供的栅极驱动电路，可以依次输出多级扫描信号，并且，扫描信号下降沿边缘陡峭，能够减少电路噪声，防止电路误动作。此外，上拉保持信号来自于下一级的移位寄存器单元的输出，无需额外的信号源，这可以节省电路资源，降低成本。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为落入本发明的保护范围。