本发明是有关于一种显示设备，尤其是一种可降低电磁干扰的显示设备及其驱动电路。
背景技术
液晶显示(liquidcrystaldisplay，lcd)装置具有外型轻薄、体积小、低辐射及低耗能等优点，因此液晶显示设备已逐渐取代传统的阴极射线管显示(cathoderaytubedisplay)装置，而广泛地应用在各种电子产品。液晶显示设备一般可以包含闸极驱动电路与源极驱动电路及显示面板，闸极驱动电路用于扫描显示面板的多个列闸极线，当闸极线被闸极驱动电路扫描时，位于闸极在线的所有像素结构皆会被开启，此时源极驱动电路的多个驱动单元会同时对位于被扫描闸极线的所有像素结构传送驱动讯号，而对像素结构充电，即驱动像素结构，以显示画面。如此可知，源极驱动电路的该些个驱动单元对位于被扫描闸极线的所有像素结构传送驱动讯号时，源极驱动电路抽取较大电流，如此即会造成较大电磁干扰(electromagneticinterference，emi)。现今提出许多降低电磁干扰的解决方案，例如，中华人民共和国国家知识产权局授权公告号cn101256753b、台湾专利公告号i336463与美国专利商标局专利号us6,937,233b2，然而这些解决方案并未针对一个源极驱动电路内的多个驱动单元的运作所造成的电磁干扰进行改善。
鉴于上述问题，本发明提供一种显示设备及其驱动电路，以改善一个源极驱动电路内的多个驱动单元的运作所造成的电磁干扰。
技术实现要素：
本发明的目的，在于提供一种显示设备及其驱动电路，其降低源极驱动电路的多个驱动单元运作时造成的电磁干扰。
本发明揭示一种显示设备，其包含一显示面板、一源极驱动电路及一致能电路，源极驱动电路设有多个驱动单元，该些驱动单元耦接该显示面板并分别输出一驱动讯号至该显示面板。该致能电路耦接该些驱动单元，且于不同时间分别致能该些驱动单元的至少一驱动单元而输出该驱动讯号。
本发明揭示一种显示设备的驱动电路，其包含一源极驱动电路及一致能电路。源极驱动电路设有多个驱动单元，该些驱动单元耦接该显示面板并分别输出一驱动讯号至该显示面板。该致能电路耦接该些驱动单元，且于不同时间分别致能该些驱动单元的至少一驱动单元而输出该驱动讯号。
附图说明
图1：其为本发明的显示设备的第一实施例的示意图；
图2：其为本发明的显示设备的第二实施例的示意图；
图3：其为本发明的驱动电路的一实施例的示意图；
图4a：其为本发明的源极驱动电路的驱动讯号的第一实施例的波形图；及图4b：其为本发明的源极驱动电路的驱动讯号的第二实施例的波形图。
【图号对照说明】
10显示面板
12闸极线
14源极线
20闸极驱动电路
30源极驱动电路
32驱动单元
34、dac数字模拟转换电路
40致能电路
41延迟电路
42延迟电路
50电源电路
321驱动单元
322驱动单元
323驱动单元
324驱动单元
325驱动单元
326驱动单元
327驱动单元
328驱动单元
data输入像素数据
dly延迟电路
g0闸极讯号
g1闸极讯号
gn闸极讯号
s0源极讯号
s1源极讯号
s2源极讯号
s3源极讯号
s4源极讯号
s5源极讯号
s6源极讯号
s7源极讯号
ts1致能期间
ts2停止致能期间
vp供应电源
具体实施方式
为了使本发明的结构特征及所达成的功效有更进一步的了解与认识，特用较佳的实施例及配合详细的说明，说明如下：
在说明书及后续的申请专利范围当中使用了某些词汇指称特定的组件，然，所属本发明技术领域中具有通常知识者应可理解，制造商可能会用不同的名词称呼同一个组件，而且，本说明书及后续的申请专利范围并不以名称的差异作为区分组件的方式，而是以组件在整体技术上的差异作为区分的准则。在通篇说明书及后续的申请专利范围当中所提及的「包含」为一开放式用语，故应解释成「包含但不限定于」。再者，「耦接」一词在此包含任何直接及间接的连接手段。因此，若文中描述一第一装置耦接一第二装置，则代表该第一装置可直接连接该第二装置，或可透过其他装置或其他连接手段间接地连接至该第二装置。
为使贵审查委员对本发明的特征及所达成的功效有更进一步的了解与认识，谨佐以实施例说明，说明如后：
请参阅图1，其为本发明的显示设备的第一实施例的示意图。如图所示，显示设备包含一显示面板10，显示面板10的多个闸极线12与多个源极线14交错形成多个像素，而该些像素内可以包含一薄膜晶体管、一液晶电容与一储存电容。显示面板10的闸极驱动电路20耦接该些闸极线12，且输出多个闸极讯号g0、g1～gn至该些闸极线12而扫描显示面板10。显示面板10的源极驱动电路30耦接该些源极线14，且输出多个驱动讯号(或称为源极讯号)s0、s1、s2、s3、s4、s5、s6、s7至该些源极线14而驱动显示面板10。再者，显示设备包含一电源电路50，其产生一供应电源vp至源极驱动电路30，然而，电源电路50同时也可以作为闸极驱动电路20的电源；或者，显示设备可以设有多个电源电路来供应源极驱动电路30/闸极驱动电路20所需的电源，本发明并不以此为限。
复参阅图1，显示设备的驱动电路可以除了包含前述闸极驱动电路20、源极驱动电路30及电源电路50，还包含一致能电路40，致能电路40耦接源极驱动电路30而控制源极驱动电路30输出该些驱动讯号s0～s7，致能电路40包含多个延迟电路dly，且该致能电路40能够产生或接收一致能讯号enable。该些延迟电路dly能够接收并延迟该致能讯号enable，所以，该些延迟电路dly依据各自设定的延迟时间延迟所接收到的致能讯号enable，其中，该些延迟电路dly可以具有相同或不同的延迟时间。源极驱动电路30可以包含(设有)多个驱动单元32与多个数字模拟转换电路(digitaltoanalogconverter，dac)34，该些驱动单元32的致能端分别耦接致致能电路40以接收致能讯号enable，而受控于未被延迟的致能讯号enable及受控于被延迟电路dly迟后的致能讯号enable。
换言之，该些驱动单元32因致能电路40的致能(控制)而分别(分时)输出各自的驱动讯号s0～s7至所耦接的源极线14。例如：未被延迟的致能讯号enable控制源极驱动电路30输出驱动讯号s0及驱动讯号s4，且经由该些延迟电路dly延迟后控制源极驱动电路30输出驱动讯号s1及驱动讯号s5，如此，源极驱动电路30输出驱动讯号s0、s4后于一延迟时间后再输出驱动讯号s1、s5。该些数字模拟转换电路34分别耦接该些驱动单元32且分别接收一输入画素数据data，而分别输出一像素讯号至该些驱动单元32，所以，致能电路40依据致能讯号enable分时致能该些驱动单元32，所以，该些驱动单元32分时依据该些像素讯号而输出该些驱动讯号s0～s7，其中，致能讯号enable可以由显示设备的时序控制器(timingcontroller，tcon)或其他控制电路所产生，或可由该致能电路40产生。
再者，源极驱动电路30依据电源电路50输出的供应电源vp输出该些驱动讯号s0～s7，所以，当源极驱动电路30的该些驱动单元32分时输出该些驱动讯号s0～s7时，该些驱动单元32是分时利用供应电源vp来完成输出该些驱动讯号s0～s7的运作，如此，电源电路50在同一时间点仅需供应该些驱动单元32的部分驱动单元32所需的电源，而无须在同一时间点供应全部该些驱动单元32所需的电源。换言之，致能电路40于不同时间分别致能该些驱动单元32输出该些驱动讯号s0～s7，而致使供应电源vp的峰值电流(peakcurrent)在单位时间(例如1秒)内大幅地降低。因此，本发明可以减少源极驱动电路30(该些驱动单元32)运作时导致的电磁干扰。此外，以图1实施例为基础，致能电路40除了设置于源极驱动电路30外，也可以设置于源极驱动电路30内，而该些驱动单元32除了设置于源极驱动电路30内，也可以设置于源极驱动电路30外。
请参阅图2，其为本发明的显示设备的第二实施例的示意图。如图所示，致能电路40包含多个延迟电路dly，驱动单元321与驱动单元325是直接耦接(接收)致能讯号enable，而未经过延迟电路dly耦接致能讯号enable。致能电路40的一第一延迟电路41耦接(接收)致能讯号enable与该些驱动单元322、326，第一延迟电路41于一第一延迟时间后输出致能讯号enable至该些驱动单元322、326。致能电路40的一第二延迟电路42耦接第一延迟电路41与该些驱动单元323、327，第二延迟电路42接收第一延迟电路41输出的致能讯号enable，第二延迟电路42于一第二延迟时间后输出所接收的致能讯号enable至该些驱动单元323、327。所以，图1实施例与图2实施例的差异在于图1的延迟电路dly分别输出致能讯号enable至单一驱动单元32，而图2的延迟电路dly分别输出致能讯号enable至多个驱动单元32，换言之，第一延迟电路41可以耦接该些驱动单元32的至少一驱动单元322，且可以于第一延迟时间后输出致能讯号enable至其所耦接至少一驱动单元322；而第二延迟电路42可以耦接该些驱动单元32的至少一驱动单元323，且可以于第二延迟时间后输出致能讯号enable至其所耦接至少一驱动单元323。
值得注意的是，在第一图实施例与第二图实施例当中，致能电路40的该些延迟电路dly(例如第一延迟电路41与第二延迟电路42)可以相互串接，使得后级延迟电路dly(第二延迟电路42)可用来延迟经前级延迟电路dly(第一延迟电路41)延迟的致能讯号enable，使得每一级延迟电路dly所输出的致能讯号enable都具有不同的延迟时间(相位)。然而本发明并不以此为限，在本发明部分实施例中，透过于致能电路40设置具有不同延迟时间的数个延迟电路dly，该些延迟电路dly无须相互串接亦可输出具有不同的延迟时间(相位)的致能讯号enable。
再者，实施例中的驱动单元32可以为一运算放大器，且可包含一差动部与一输出部，所以，致能讯号enable除了上述实施例说中的致能整个驱动单元32外，还可以仅致能驱动单元32的输出部，其中，差动部可以包含差动电路等工作电流较小的电路，输出部可以包增益级或输出级等电工作流较大的电路，换言之，致能讯号enable可以仅控制输出部所具有之工作电流较大的电路，而控制输出部输出驱动讯号，同样可以达到降低供应电源vp的峰值电流(peakcurrent)效果。此外，本发明并不加以限制致能讯号enable控制驱动单元32是否输出驱动讯号的方法，举例而言，致能讯号enable可以控制驱动单元32整体电路的开关作动、可以导通或截断驱动讯号的产生路径、也可以导通或截断驱动单元32的电源路径来决定是否输出驱动讯号。
复参阅图2，该些驱动单元32可以分成多个驱动群组，每一驱动群组可包含两个以上的数个驱动单源，例如：该些驱动单元321～324为第一驱动群组，该些驱动单元325～328为第二驱动群组。所以，致能电路40的第一延迟电路41可以耦接每一驱动群组(第一驱动群组与第二驱动群组)的至少一驱动单元322、326，且可以于第一延迟时间后输出致能讯号enable至第一延迟电路41所耦接的每一驱动群组的至少一驱动单元322、326，而致能第一延迟电路41所耦接的每一驱动群组的至少一驱动单元322、326。而且，第二延迟电路42可以耦接每一驱动群组的至少一驱动单元323、327，接收第一延迟电路41所输出的致能讯号enable，且可以于一第二延迟时间后输出所接收的致能讯号enable至第二延迟电路42所耦接的每一驱动群组的至少一驱动单元323、327，而致能第二延迟电路42所耦接的每一驱动群组的至少一驱动单元323、327。
请参阅图3，其为本发明的驱动电路的一实施例的示意图。如图所示，透过设置多个电源电路50，该些电源电路50分别提供供应电源vp至该些驱动单元32，所以，在图3实施例的基础上，图1与图2实施例可以从包含单一电源电路50改为包含该些电源电路50，所以，该些数字模拟转换电路34也可以分别由不同的电源电路50提供供应电源vp，再者，该些数字模拟转换电路34与该些驱动单元32可以由相同的电源电路50提供供应电源vp或者由不同的电源电路50提供供应电源vp。再者，图1与图2显示面板10的等效电路可以如图3中的电路11。
请参阅图4a，其为本发明的源极驱动电路的驱动讯号的第一实施例的波形图。如图所示，一致能期间ts1始于闸极讯号g0开始扫描闸极线12，且致能期间ts1可以设定为闸极讯号g0的扫描周期的1/10周期、2/10周期或1/10至2/10间的任一周期，所以，致能电路40可以在扫描周期的前面1/10周期内致能全部的驱动单元32而输出该些驱动讯号s0～s7。复参阅图2与图4a，图2的致能电路40是同时致能两个驱动单元321、325而分时输出驱动讯号s0、s4，惟，致能电路40在同一时间所致能的驱动单元32的数量需考虑到显示面板的特性、显示画面的质量、显示画面频率与电源电路50的输出功率，例如：当显示画面频率较低(例如：1hz)及为分辨率较低的显示面板10时可于采用图4a的实施例而在不同时间分别致能数量较少的驱动单元32，反之，显示画面频率较高及为分辨率较高的显示面板10时，则可于不同时间分别致能数量较多的个驱动单元32。
复参阅图2与图4a，闸极讯号g0从高准位转变为低准位后停止扫描闸极线12，而致能电路40同时停止致能该些驱动单元321～324，所以，该些驱动讯号s0、s1、s2、s3未分时转变为低准位，而是同步转变为低准位。然而，在该些驱动单元32输出该些驱动讯号s0、s1、s2、s3至该显示面板后后，致能电路40可以如图4b的实施例所示，于一停止致能期间ts2分时停止致能该些驱动单元321～324，而控制该些驱动讯号s0、s1、s2、s3分时转变为低准位，如此，图4b实施例应用于具有预充驱动(pre-driver)机制与等化(equalize)驱动机制的驱动电路时也可以降低电磁干扰。
综合上述，本发明揭示一种显示设备，其包含一显示面板、一源极驱动电路及一致能电路，源极驱动电路设有多个驱动单元，该些驱动单元耦接该显示面板并分别输出一驱动讯号至该显示面板。该致能电路耦接该些驱动单元，且于不同时间分别致能该些驱动单元的至少一驱动单元而输出该驱动讯号。
本发明揭示一种显示设备的驱动电路，其包含一源极驱动电路及一致能电路。源极驱动电路设有多个驱动单元，该些驱动单元耦接该显示面板并分别输出一驱动讯号至该显示面板。该致能电路耦接该些驱动单元，且于不同时间分别致能该些驱动单元的至少一驱动单元而输出该驱动讯号。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。