级电路以及使用级电路的扫描驱动器的制作方法

本申请要求2017年7月17日向韩国知识产权局提交的韩国专利申请第10-2017-0090404号的优先权，该韩国专利申请的全部公开内容通过引用并入本文。

本公开的实施例的方面涉及级电路和包括该级电路的扫描驱动器。

背景技术：

随着信息技术的发展，作为用户与信息之间的连接媒介的显示设备的重要性已经变得越来越明显。由于显示设备的重要性，增加了诸如液晶显示(lcd)设备和有机发光显示设备的各种显示设备的使用。

通常，显示设备包括数据驱动器、扫描驱动器和显示单元，其中数据驱动器被配置为将数据信号供给到数据线，扫描驱动器被配置为将扫描信号供给到扫描线，显示单元包括布置在由扫描线和数据线限定的区域中的像素。

包含在显示单元中的像素在扫描信号被供给到对应的扫描线时被选择，并且被供给有来自相关联的数据线的数据信号。供给有数据信号的像素发射具有与数据信号对应的亮度的光。

扫描驱动器包括耦接到相应的扫描线的级电路。每个级电路被配置为响应于从时序控制器供给的信号，而将扫描信号供给到耦接到该级电路的对应扫描线。

包含在有机发光显示设备中的像素可包括n型晶体管(例如，nmos晶体管)和/或p型晶体管(例如，pmos晶体管)，以便降低或最小化漏电流。

技术实现要素：

本发明的实施例的方面涉及利用由p型晶体管形成并且被配置为供给高电平扫描信号的级电路和/或利用由n型晶体管形成并且被配置为供给低电平扫描信号的级电路的像素。

根据本公开的实施例，提供了一种级电路，该级电路包括：输出电路，被配置为响应于第一节点的电压和第二节点的电压，而将供给到第二输入端子的第一时钟信号或将供给到第二电力输入端子的第二电源的电压供给到第一输出端子；输入电路，耦接到第二电力输入端子，并且被配置为响应于供给到第一输入端子的移位脉冲或栅极启动脉冲、供给到第三输入端子的第三时钟信号以及供给到第四输入端子的第四时钟信号，而控制第三节点的电压和第四节点的电压；第一驱动器，耦接到第一电力输入端子和第二电力输入端子，第一电力输入端子被配置为接收第一电源的电压，第一驱动器被配置为响应于第三时钟信号以及第三节点的电压和第四节点的电压，而控制第一节点的电压和第二节点的电压；第二驱动器，耦接到第一电力输入端子，并且被配置为响应于第四时钟信号和第二节点的电压，而将第一电源的电压供给到第四节点；以及第三驱动器，被配置为响应于第四时钟信号和第二节点的电压，而控制第二节点的电压。

在一些实施例中，级电路进一步包括第二输出端子，第二输出端子耦接到第四节点，并且被配置为将第四节点的电压作为移位脉冲供给到随后的级电路。

在一些实施例中，输出电路包括：耦接在第二输入端子与第一输出端子之间的第一晶体管，并且第一晶体管包括耦接到第一节点的栅电极；耦接在第一输出端子与第二电力输入端子之间的第二晶体管，并且第二晶体管包括耦接到第二节点的栅电极；以及耦接在第二输入端子与第一节点之间的第一电容器。

在一些实施例中，第一电容器为第一晶体管的寄生电容器或者为单独的外部电容器。

在一些实施例中，输入电路包括：串联耦接在第一输入端子与第三节点之间的第三晶体管和第四晶体管；耦接在第四节点与第四输入端子之间的第五晶体管，并且第五晶体管包括耦接到第三节点的栅电极；以及耦接在第三节点与第四节点之间的第二电容器，并且其中第三晶体管包括耦接到第三输入端子的栅电极，并且第四晶体管包括耦接到第二电力输入端子的栅电极。

在一些实施例中，第一驱动器包括：耦接在第一电力输入端子与第一节点之间的第六晶体管，并且第六晶体管包括耦接到第二节点的栅电极；耦接在第一节点与第二电力输入端子之间的第七晶体管，并且第七晶体管包括耦接到第三节点的栅电极；耦接在第一电力输入端子与第二节点之间的第八晶体管，并且第八晶体管包括耦接到第四节点的栅电极；以及耦接在第二节点与第二电力输入端子之间的第九晶体管，并且第九晶体管包括耦接到第三输入端子的栅电极。

在一些实施例中，第一驱动器包括：耦接在第一电力输入端子与第一节点之间的第六晶体管，并且第六晶体管包括耦接到第二节点的栅电极；耦接在第一节点与第二电力输入端子之间的第七晶体管，并且第七晶体管包括耦接到第四节点的栅电极；耦接在第一电力输入端子与第二节点之间的第八晶体管，并且第八晶体管包括耦接到第四节点的栅电极；以及耦接在第二节点与第二电力输入端子之间的第九晶体管，并且第九晶体管包括耦接到第三输入端子的栅电极。

在一些实施例中，第二驱动器包括：耦接在第一电力输入端子与第四节点之间的第十晶体管；以及耦接在第十晶体管的栅电极与第四输入端子之间的第十一晶体管，并且第十一晶体管包括耦接到第二节点的栅电极。

在一些实施例中，第三驱动器包括：包括耦接到第二节点的第一端子的第三电容器；以及耦接在第三电容器的第二端子与第四输入端子之间的第十二晶体管，并且第十二晶体管包括耦接到第二节点的栅电极。

在一些实施例中，输出电路、输入电路、第一驱动器、第二驱动器和第三驱动器包括p型晶体管，并且第一电源被设置成比第二电源的电压高的电压。

在一些实施例中，输出电路、输入电路、第一驱动器、第二驱动器和第三驱动器包括n型晶体管，并且第一电源被设置成比第二电源的电压低的电压。

根据本公开的实施例，提供了一种扫描驱动器，该扫描驱动器包括耦接到相应的扫描线的级电路，第i(i为自然数)级电路包括：输出电路，被配置为响应于第一节点的电压和第二节点的电压，而将供给到第二输入端子的第一时钟信号或将供给到第二电力输入端子的第二电源的电压供给到第一输出端子；输入电路，耦接到第二电力输入端子，并且被配置为响应于供给到第一输入端子的移位脉冲或栅极启动脉冲、供给到第三输入端子的第三时钟信号以及供给到第四输入端子的第四时钟信号，而控制第三节点的电压和第四节点的电压；第一驱动器，耦接到第一电力输入端子和第二电力输入端子，第一电力输入端子被配置为接收第一电源的电压，第一驱动器被配置为响应于第三时钟信号以及第三节点的电压和第四节点的电压，而控制第一节点的电压和第二节点的电压；第二驱动器，耦接到第一电力输入端子，并且被配置为响应于第四时钟信号和第二节点的电压，而将第一电源的电压供给到第四节点；以及第三驱动器，被配置为响应于第四时钟信号和第二节点的电压，而控制第二节点的电压。

在一些实施例中，当第i级电路为第一级电路时，栅极启动脉冲被供给到第一输入端子，并且其中当第i级电路为除了第一级电路之外的级电路时，从第i-1级电路供给的移位脉冲被供给到第一输入端子。

在一些实施例中，扫描驱动器进一步包括：第二输出端子，耦接到第四节点，并且被配置为将第四节点的电压作为移位脉冲供给到第i+1级电路。

在一些实施例中，第二时钟信号被供给到第i+1级电路的第二输入端子，第四时钟信号被供给到第i+1级电路的第三输入端子，并且第三时钟信号被供给到第i+1级电路的第四输入端子。

在一些实施例中，第一时钟信号和第二时钟信号具有相同的周期，并且第二时钟信号相对于第一时钟信号具有1/2周期的相位差。

在一些实施例中，第三时钟信号的低电平时段与第二时钟信号的高电平时段重叠。

在一些实施例中，第四时钟信号的低电平时段与第一时钟信号的高电平时段重叠。

附图说明

图1是图示根据本公开的实施例的有机发光显示设备的示意图。

图2是图示图1所示的扫描驱动器的示意图。

图3是图示图2所示的级电路的连接端子的实施例的图。

图4是图示图3所示的第i级电路的实施例的电路图。

图5是图示操作图4所示的级电路的过程的波形图。

图6是图示图3所示的第i级电路的实施例的电路图。

图7是图示图3所示的第i级电路的实施例的电路图。

图8是图示操作图7所示的级电路的过程的波形图。

图9是图示图3所示的第i级电路的实施例的电路图。

具体实施方式

现在将在下文中参考附图更充分地描述实施例，然而，这些实施例可以以不同的形式体现，并且不应当被解释为限于这里所提出的实施例。相反，提供这些实施例是为了使得本公开充分和完整，并且向本领域技术人员传达实施例的范围。

现在参考附图，其中在所有不同的附图中，利用相同的附图标记指代相同或相似的组件。

图1是图示根据本公开的实施例的有机发光显示设备的示意图。

参考图1，根据本公开的实施例的有机发光显示设备可包括显示单元120、扫描驱动器110、发射驱动器130、数据驱动器140、时序控制器150和主系统160。

显示单元120可包括多个像素pxl，多个像素pxl与数据线d、扫描线s和发射控制线e耦接。像素pxl中的每个响应于数据信号而发射具有一亮度(例如，预定亮度)的光。

数据驱动器140使用从时序控制器150输入的图像数据rgb生成数据信号。从数据驱动器140生成的数据信号被供给到数据线d。数据驱动器140可通过各种合适类型的公知电路来实现。

扫描驱动器110将扫描信号供给到扫描线s。例如，扫描驱动器110可依次地(例如，顺序地)将扫描信号供给到扫描线s。这里，扫描信号可被设置成栅极导通电压，使得包含在像素pxl中的晶体管可被导通。例如，从扫描驱动器110供给的扫描信号可被设置成低电平或高电平。稍后将在本文中具体描述扫描驱动器110的结构。

发射驱动器130将发射控制信号供给到发射控制线e。例如，发射驱动器130可依次地(例如，顺序地)将发射控制信号供给到发射控制线e。当发射控制信号被依次供给时，像素pxl被依次设置成非发射状态。对于该操作，发射控制信号可被设置成栅极截止电压，使得包含在像素pxl中的晶体管可被截止。发射驱动器130可通过各种合适类型的公知电路来实现。

时序控制器150可基于从主系统160输出的图像数据rgb和时序信号(诸如，垂直同步信号vsync、水平同步信号hsync、数据使能信号de和时钟信号clk)，将栅极控制信号供给到扫描驱动器110以及将数据控制信号供给到数据驱动器140。时序控制器150将发射控制信号供给到发射驱动器130。

栅极控制信号包括栅极启动脉冲gsp以及一个或多个栅极移位时钟gsc。

栅极启动脉冲gsp控制从扫描驱动器110供给的扫描信号的启动时序。一个或多个栅极移位时钟gsc是指用于(例如实时)使栅极启动脉冲gsp移位的一个或多个时钟信号。

发射控制信号包括发射启动脉冲esp以及一个或多个发射移位时钟esc。发射启动脉冲esp控制发射控制信号的启动时序。一个或多个发射移位时钟esc是指用于(例如实时)使发射启动脉冲esp移位的一个或多个时钟信号。

数据控制信号包括源启动脉冲ssp、源采样时钟ssc和/或源输出使能信号soe等。源启动脉冲ssp控制数据驱动器140的数据采样启动时序。源采样时钟ssc基于上升沿或下降沿，控制数据驱动器140的采样操作。源输出使能信号soe控制数据驱动器140的输出时序。

主系统160通过接口(例如预定接口)将图像数据rgb供给到时序控制器150。主系统160可将时序信号vsync、hsync、de和clk供给到时序控制器150。

图2是图示图1所示的扫描驱动器110的示意图。在图2中，图示了扫描驱动器110包括n(n为2或更大的自然数)个级电路st的示例。

参考图2，根据本公开的实施例的扫描驱动器110可包括多个级电路st1至stn。级电路st1至stn中的每个级电路耦接到扫描线s中对应的一条，并且被配置为响应于栅极启动脉冲gsp而将扫描信号供给到对应的扫描线s。这里，第i(i为从1至n的自然数)级电路sti可将扫描信号供给到第i扫描线si。

第一级电路st1可响应于栅极启动脉冲gsp而将扫描信号供给到第一扫描线s1。其他级电路st2至stn中的每个级电路可响应于从前一级电路供给的移位脉冲shp，而将扫描信号供给到扫描线s2至sn中的与该级电路耦接的对应的一条扫描线。

级电路st1至stn中的每个级电路被供给有从扫描驱动器110供给的四个时钟信号clk1至clk4中的三个时钟信号。

例如，奇数级电路st1、st3、……中的每个级电路可被供给有第一时钟信号clk1、第三时钟信号clk3和第四时钟信号clk4。偶数级电路st2、st4、……中的每个级电路可被供给有第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4。换句话说，第一时钟信号clk1被供给到奇数级电路st1、st3、……，并且第二时钟信号clk2被供给到偶数级电路st2、st4、……。

如图5所示，第一时钟信号clk1至第四时钟信号clk4是方波信号，它们中的每个在高电平与低电平之间交替，并且第一时钟信号clk1至第四时钟信号clk4被设置成具有相同的周期。例如，第一时钟信号clk1至第四时钟信号clk4可被设置成两个水平时段(2h)的周期。

第二时钟信号clk2具有与第一时钟信号clk1的高电平时段和低电平时段相同的高电平时段和低电平时段，并且相对于第一时钟信号clk1被提供有1/2周期的相位差。这里，低电平时段可被设置成比高电平时段长。

第三时钟信号clk3的低电平时段与第二时钟信号clk2的高电平时段重叠。第二时钟信号clk2的高电平时段可被设置成比第三时钟信号clk3的低电平时段长。第四时钟信号clk4具有与第三时钟信号clk3的高电平时段和低电平时段相同的高电平时段和低电平时段，并且相对于第三时钟信号clk3被提供有1/2周期的相位差。在此情形下，第四时钟信号clk4的低电平时段与第一时钟信号clk1的高电平时段重叠。

图3是图示图2所示的级电路st的连接端子的实施例的图。在图3中，为了便于描述，图示了第i级电路sti。

参考图3，根据本公开的实施例的第i级电路sti可包括第一输入端子101、第二输入端子102、第三输入端子103、第四输入端子104、第一输出端子105、第二输出端子106、第一电力输入端子107和第二电力输入端子108。

第一输入端子101可接收来自第i-1级电路sti-1的移位脉冲shp(i-1)。这里，当第i级电路sti被设置成第一级电路st1时，第一输入端子101可接收栅极启动脉冲gsp。

第二输入端子102可接收第一时钟信号clk1。在此情形下，第二时钟信号clk2被供给到第i-1级电路sti-1的第二输入端子102。

换句话说，第一时钟信号clk1被供给到奇数级电路st1、st3、……的第二输入端子102，并且第二时钟信号clk2被供给到偶数级电路st2、st4、……的第二输入端子102。

第三输入端子103可接收第三时钟信号clk3。在此情形下，第四时钟信号clk4被供给到第i-1级电路sti-1的第三输入端子103。

第四输入端子104可接收第四时钟信号clk4。在此情形下，第三时钟信号clk3被供给到第i-1级电路sti-1的第四输入端子104。

换句话说，第三时钟信号clk3被供给到奇数级电路st1、st3、……的第三输入端子103，并且第四时钟信号clk4被供给到奇数级电路st1、st3、……的第四输入端子104。第四时钟信号clk4被供给到偶数级电路st2、st4、……的第三输入端子103，并且第三时钟信号clk3被供给到偶数级电路st2、st4、……的第四输入端子104。

第一输出端子105输出第i级电路sti的扫描信号ssi。从第一输出端子105输出的扫描信号ssi可被供给到第i扫描线si。

第二输出端子106输出第i级电路sti的移位脉冲shp(i)。从第二输出端子106输出的移位脉冲shp(i)被供给到第i+1级电路sti+1的第一输入端子101。

第一电力输入端子107可耦接到第一电源vgh，并且第二电力输入端子108可耦接到第二电源vgl。在一些示例中，根据包含在第i级电路sti中的晶体管的导电类型(p型或n型)，第一电力输入端子107可耦接到第二电源vgl，并且第二电力输入端子108可耦接到第一电源vgh。

第一电源vgh可被设置成比第二电源vgl的电压高的电压。例如，在级电路st由p型晶体管形成的情况下，第一电源vgh可被设置成栅极截止电压，使得包含在级电路st中的p型晶体管被截止，并且第二电源vgl可被设置成栅极导通电压。在级电路st由n型晶体管形成的情况下，第一电源vgh可被设置成栅极导通电压，使得包含在级电路st中的n型晶体管被导通，并且第二电源vgl可被设置成栅极截止电压。

图4是图示图3所示的第i级电路sti的实施例的电路图。在图4中，图示了级电路由p型晶体管形成的情况。为了便于描述，在下文中，用语“将第一时钟信号clk1或第二时钟信号clk2设置成高电平”是指供给所述第一时钟信号或第二时钟信号，并且用语“将第三时钟信号clk3或第四时钟信号clk4设置成低电平”是指供给所述第三时钟信号或第四时钟信号。此外，用语“将栅极启动脉冲gsp或移位脉冲shp设置成低电平”是指供给所述栅极启动脉冲或移位脉冲。

参考图4，根据本公开的实施例的第i级电路sti可包括输入单元(例如输入电路)210、第一驱动器220、第二驱动器230、第三驱动器240和输出单元(例如输出电路)250。

输出单元250耦接到第一节点n1、第二节点n2、第二输入端子102和第二电力输入端子108。输出单元250响应于第一节点n1的电压和第二节点n2的电压，而将第一输出端子105耦接到第二输入端子102或第二电力输入端子108。对于该操作，输出单元250包括第一晶体管m1、第二晶体管m2和第一电容器c1。

第一晶体管m1的第一电极耦接到第二输入端子102，并且第一晶体管m1的第二电极耦接到第一输出端子105。第一晶体管m1的栅电极耦接到第一节点n1。第一晶体管m1响应于第一节点n1的电压，而控制第二输入端子102与第一输出端子105之间的电气连接。

第二晶体管m2的第一电极耦接到第一输出端子105，并且第二晶体管m2的第二电极耦接到第二电力输入端子108。第二晶体管m2的栅电极耦接到第二节点n2。第二晶体管m2响应于第二节点n2的电压，而控制第一输出端子105与第二电力输入端子108之间的电气连接。

第一电容器c1耦接在第一节点n1与第二输入端子102之间。这里，外部电容器或第一晶体管m1的寄生电容器可被选择作为第一电容器c1。

输入单元210耦接到第一输入端子101、第三输入端子103、第四输入端子104和第二电力输入端子108。输入单元210响应于供给到第一输入端子101的移位脉冲shp(i-1)、供给到第三输入端子103的第三时钟信号clk3以及供给到第四输入端子104的第四时钟信号clk4，而控制第三节点n3的电压和第四节点n4的电压。对于该操作，输入单元210包括第三晶体管m3、第四晶体管m4、第五晶体管m5和第二电容器c2。

第三晶体管m3和第四晶体管m4串联耦接在第一输入端子101与第三节点n3之间。第三晶体管m3的栅电极耦接到第三输入端子103。当第三时钟信号clk3被供给(例如被设置成低电平)到第三输入端子103时，第三晶体管m3被导通，使得第四晶体管m4和第一输入端子101彼此电耦接。

第四晶体管m4的栅电极耦接到第二电力输入端子108。换句话说，第二电源vgl被供给到第四晶体管m4的栅电极，由此第四晶体管m4被维持在导通状态。第四晶体管m4用于降低或最小化第三节点n3与第三晶体管m3之间的电压差。关于此的具体描述将参考波形图给出。

第五晶体管m5耦接在第四节点n4与第四输入端子104之间。第五晶体管m5的栅电极耦接到第三节点n3。第五晶体管m5响应于第三节点n3的电压而被导通或截止，从而控制第四节点n4与第四输入端子104之间的电气连接。

第二电容器c2耦接在第三节点n3与第四节点n4之间。

第一驱动器220耦接到第三输入端子103、第一电力输入端子107和第二电力输入端子108。第一驱动器220响应于第三节点n3的电压、第四节点n4的电压以及供给到第三输入端子103的第三时钟信号clk3，而控制第一节点n1的电压和第二节点n2的电压。对于该操作，第一驱动器220包括第六晶体管m6、第七晶体管m7、第八晶体管m8和第九晶体管m9。

第六晶体管m6耦接在第一电力输入端子107与第一节点n1之间。第六晶体管m6的栅电极耦接到第二节点n2。第六晶体管m6响应于第二节点n2的电压，而控制第一电力输入端子107与第一节点n1之间的电气连接。

第七晶体管m7耦接在第一节点n1与第二电力输入端子108之间。第七晶体管m7的栅电极耦接到第三节点n3。第七晶体管m7响应于第三节点n3的电压，而控制第一节点n1与第二电力输入端子108之间的电气连接。

第八晶体管m8耦接在第一电力输入端子107与第二节点n2之间。第八晶体管m8的栅电极可以耦接到第四节点n4。第八晶体管m8响应于第四节点n4的电压，而控制第一电力输入端子107与第二节点n2之间的电气连接。

第九晶体管m9耦接在第二节点n2与第二电力输入端子108之间。第九晶体管m9的栅电极耦接到第三输入端子103。当第三时钟信号clk3被供给到第三输入端子103时，第九晶体管m9被导通，以将第二电源vgl的电压供给到第二节点n2。

第二驱动器230耦接到第一电力输入端子107和第四输入端子104。第二驱动器230响应于供给到第四输入端子104的第四时钟信号clk4以及第二节点n2的电压，而将第一电源vgh的电压供给到第四节点n4。在此情形下，第四节点n4可重复接收第一电源vgh的电压，使得级电路的驱动稳定性可以被保证或改善。为此，第二驱动器230包括第十晶体管m10和第十一晶体管m11。

第十晶体管m10耦接在第一电力输入端子107与第四节点n4之间。第十晶体管m10的栅电极耦接到第十一晶体管m11的第一电极。当第四时钟信号clk4经由第十一晶体管m11被供给到第十晶体管m10时，第十晶体管m10被导通，以将第一电源vgh的电压供给到第四节点n4。

第十一晶体管m11耦接在第十晶体管m10的栅电极与第四输入端子104之间。第十一晶体管m11的栅电极耦接到第二节点n2。第十一晶体管m11响应于第二节点n2的电压，而控制第十晶体管m10的栅电极与第四输入端子104之间的电气连接。

第三驱动器240耦接到第四输入端子104。第三驱动器240响应于供给到第四输入端子104的第四时钟信号clk4以及第二节点n2的电压，而周期性地降低第二节点n2的电压。为此，第三驱动器240包括第十二晶体管m12和第三电容器c3。

第十二晶体管m12耦接在第三电容器c3与第四输入端子104之间。第十二晶体管m12的栅电极耦接到第二节点n2。第十二晶体管m12响应于第二节点n2的电压，而控制第三电容器c3与第四输入端子104之间的电气连接。

第三电容器c3耦接在第十二晶体管m12与第二节点n2之间。第三电容器c3响应于经由第十二晶体管m12供给到第三电容器c3的第四时钟信号clk4，而控制第二节点n2的电压。

在本公开的实施例中，第二输出端子106可以耦接到第四节点n4。换句话说，第四节点n4的电压作为移位脉冲shp(i)被供给到随后的级电路sti+1。

图5是图示操作图4所示的第i级电路sti的过程的波形图。

参考图5，移位脉冲shp(i-1)在第一时刻t1被供给到第一输入端子101。这里，移位脉冲shp(i-1)与供给到第三输入端子103的时钟信号同步被供给(例如，同时被供给或并发地被供给)，即，与第三时钟信号clk3同步被供给(例如，同时被供给或并发地被供给)。当第三时钟信号clk3被供给到第三输入端子103时，第三晶体管m3和第九晶体管m9被导通。

当第九晶体管m9被导通时，第二电源vgl的电压被供给到第二节点n2。当第二电源vgl的电压被供给到第二节点n2时，第二晶体管m2和第六晶体管m6被导通。

如果第二晶体管m2被导通，则第一输出端子105和第二电力输入端子108彼此电连接，使得第二电源vgl的电压被供给到第一输出端子105。

当第三晶体管m3被导通时，供给到第一输入端子101的移位脉冲shp(i-1)经由第四晶体管m4被供给到第三节点n3。当移位脉冲shp(i-1)被供给到第三节点n3时，第三节点n3的电压降低到低电压，由此第七晶体管m7被导通。

这里，由于第六晶体管m6和第七晶体管m7被设置成导通状态，因此第一节点n1的电压降低到第一电源vgh与第二电源vgl之间的电压。换句话说，已经被设置成导通状态的第六晶体管m6和第七晶体管m7可用电阻等效替代，并且，在此情形下，第一节点n1可被设置成第一电源vgh与第二电源vgl之间的电压。例如，当第一电源vgh被设置成大约6v并且第二电源vgl被设置成大约-6v时，第一节点n1的电压可被设置成近似0v。

在第一时刻t1，第二输入端子102和第一输出端子105被设置成低电压(例如，被设置成第二电源vgl的电压)。由此，即使当第一节点n1的电压降低时，第一晶体管m1也被维持在截止状态。

另外，根据设计者的意图，可以以各种合适的方式控制第一节点n1的电压。例如，当第三电容器c3的电容增加时，为降低第二节点n2的电压而花费的时间增加。在此情形下，第六晶体管m6可被维持在截止状态一时段(例如，预定时段)，并且响应于此，第一节点n1的电压可被控制。

在第九晶体管m9的沟道宽度对沟道长度(w/l)的比值被设置成比第八晶体管m8的w/l的比值小的值的情况下，为降低第二节点n2的电压而花费的时间增加。在此情形下，第六晶体管m6可被维持在截止状态一时段(例如，预定时段)，并且响应于此，第一节点n1的电压可被控制。

当第三节点n3的电压降低到低电压时，第五晶体管m5被导通。当第五晶体管m5被导通时，第四节点n4和第四输入端子104彼此电耦接。这里，由于第四时钟信号clk4未被供给到第四输入端子104，因此第四输入端子104被设置成高电压，使得第八晶体管m8被维持在截止状态。

在第二时刻t2，第一时钟信号clk1被供给到第二输入端子102，并且第四时钟信号clk4被供给到第四输入端子104。

如果第四时钟信号clk4被供给到第四输入端子104，则第四节点n4的电压降低到低电压。当第四节点n4的电压降低到低电压时，第八晶体管m8被导通。当第八晶体管m8被导通时，第一电源vgh的电压被供给到第二节点n2。由此，第六晶体管m6和第二晶体管m2被截止。

当第四节点n4的电压降低到低电压时，第三节点n3的电压通过第二电容器c2的耦合而进一步降低。例如，第三节点n3的电压可降低到比第二电源vgl的电压低的电压。当第三节点n3的电压降低时，第七晶体管m7被完全导通。供给到第四节点n4的第四时钟信号clk4的电压作为移位脉冲shp(i)通过第二输出端子106被供给到随后的级电路sti+1。

当第七晶体管m7被导通时，第一节点n1的电压降低到第二电源vgl的电压。当第一节点n1的电压降低到第二电源vgl的电压时，第一晶体管m1被导通。当第一晶体管m1被导通时，第二输入端子102和第一输出端子105彼此电耦接。

于是，供给到第二输入端子102的第一时钟信号clk1被供给到第一输出端子105。供给到第一输出端子105的第一时钟信号clk1作为扫描信号ssi被供给到扫描线si。

如上所述，在本公开的实施例中，可以使用p型晶体管供给高电平扫描信号ssi。此外，当第三节点n3的电压降低到比第二电源vgl的电压低的电压时，第七晶体管m7的特性可以被稳定地维持，由此，级电路的驱动稳定性可以被保证或改善。

当第三节点n3的电压通过第二电容器c2的耦合而进一步降低时，第三晶体管m3的第一电极的电压由于第四晶体管m4而不降低到比第二电源vgl的电压低的电压。由此，当第三节点n3的电压降低时，第四晶体管m4的电压被设置成近似第三节点n3与第二电源vgl之间的电压差。因此，可防止由高电压差引起的操作故障，或可减少操作故障的情况。同样地，由于第三晶体管m3的电压也被设置成第二电源vgl与第一输入端子101之间的电压，因此，可防止由高电压差引起的操作故障，或可减少操作故障的情况。

在第三时刻t3，第四时钟信号clk4的供给被中断(例如停止)。当第四时钟信号clk4的供给被中断(例如停止)时，第四输入端子104的电压增加到高电压，使得第四节点n4的电压被设置成高电压。

当第四节点n4的电压被设置成高电压时，第八晶体管m8被截止。这里，第二节点n2的电压通过第三电容器c3等被维持在前一时段的电压。当第四节点n4的电压被设置成高电压时，第三节点n3的电压通过第二电容器c2的耦合而增加。

在第四时刻t4，第一时钟信号clk1的供给被中断(例如停止)。当第一时钟信号clk1的供给被中断(例如停止)时，第二输入端子102的电压从高电压降低到低电压。于是，低电压被供给到第一输出端子105，由此，扫描信号ssi的供给被中断(例如停止)。

如果第二输入端子102的电压从高电压降低到低电压，则第一节点n1的电压通过第一电容器c1的耦合而降低。当第一节点n1的电压降低时，第一晶体管m1被维持在导通状态，由此，低电压被供给到第一输出端子105。

在第五时刻t5，第三时钟信号clk3被供给到第三输入端子103。当第三时钟信号clk3被供给到第三输入端子103时，第三晶体管m3和第九晶体管m9被导通。

当第九晶体管m9被导通时，第二电源vgl的电压被供给到第二节点n2。当第二电源vgl的电压被供给到第二节点n2时，第二晶体管m2和第六晶体管m6被导通。

如果第二晶体管m2被导通，则第一输出端子105和第二电力输入端子108彼此电连接，使得第二电源vgl的电压被供给到第一输出端子105。

如果第六晶体管m6被导通，则第一电源vgh的电压被供给到第一节点n1。由此，第一晶体管m1被截止。

当第三晶体管m3被导通时，第一输入端子101的高电压被供给到第三节点n3。当高电压被供给到第三节点n3时，第七晶体管m7被设置成截止状态。于是，在第五时刻t5之后，第一晶体管m1被设置成截止状态，并且第二晶体管m2被设置成导通状态。因而，第一输出端子105被可靠地维持在第二电源vgl的电压。

当第二节点n2的电压被设置成低电压时，第十一晶体管m11被导通。当第十一晶体管m11被导通时，第四输入端子104和第十晶体管m10的栅电极彼此电耦接。

于是，每当第四时钟信号clk4被供给到第四输入端子104时，第十晶体管m10就被导通。当第十晶体管m10被导通时，第一电源vgh的电压被供给到第四节点n4。换句话说，在本公开的实施例中，第四节点n4可被周期性地供给有第一电源vgh的电压。由此，防止或基本防止在第四节点n4上产生纹波(例如，电压纹波)，由此，级电路的驱动稳定性可以被保证或改善。

当第二节点n2的电压被设置成低电压时，第十二晶体管m12被导通。当第十二晶体管m12被导通时，第三电容器c3电耦接到第四输入端子104。于是，当第四时钟信号clk4被供给到第四输入端子104时，第二节点n2的电压通过第三电容器c3的耦合而降低。从而，第二晶体管m2可被可靠地设置成导通状态。

供给到第二输出端子106的移位脉冲shp(i)与第四时钟信号clk4同步地被供给(例如，同时被供给或并发地被供给)到第i+1级电路sti+1。供给有移位脉冲shp(i)的第i+1级电路sti+1响应于供给到第三输入端子103的第四时钟信号clk4，而将扫描信号ssi+1供给到第一输出端子105。换句话说，根据本公开的实施例的级电路st重复执行上述过程，以将扫描信号ss供给到扫描线s。

图6是图示图3所示的第i级电路sti的实施例的电路图。在图6的以下描述中，相同的附图标记将用于指代与图4的组件相同的组件，并且其详细说明可不再重复。

参考图6，第七晶体管m7’的栅电极耦接到第四节点n4。第七晶体管m7’响应于第四节点n4的电压而被导通或截止。

如果第七晶体管m7’被导通，则第二电源vgl的电压被供给到第一节点n1。由此，第一晶体管m1被导通。当第一晶体管m1被导通时，供给到第二输入端子102的第一时钟信号clk1被供给到第一输出端子105。供给到第一输出端子105的第一时钟信号clk1作为扫描信号ssi被供给到扫描线si。

根据本公开的本实施例的第i级电路sti以与图4的实施例的方式基本相同的方式操作；因此，其详细描述可不再重复。

图7是图示图3所示的第i级电路sti的实施例的电路图。在图7中，图示了第i级电路sti由n型晶体管形成的情况。根据本实施例的第i级电路sti可通过用n型晶体管代替图4的p型晶体管而形成。在此情形下，如图8所示，通过使图5的时钟信号clk1至clk4反相来设置时钟信号clk1’至clk4’。

为了便于描述，在下文中，用语“将第一时钟信号clk1’或第二时钟信号clk2’设置成低电平”是指供给所述第一时钟信号或第二时钟信号，并且用语“将第三时钟信号clk3’或第四时钟信号clk4’设置成高电平”是指供给所述第三时钟信号或第四时钟信号。此外，用语“将移位脉冲shp’设置成高电平”是指供给所述移位脉冲。

参考图7，根据本公开的实施例的第i级电路sti可包括输入单元(例如输入电路)210’、第一驱动器220’、第二驱动器230’、第三驱动器240’和输出单元(例如输出电路)250’。

输出单元250’耦接到第一节点n1’、第二节点n2’、第二输入端子102和第二电力输入端子108。输出单元250’响应于第一节点n1’的电压和第二节点n2’的电压，而将第一输出端子105耦接到第二输入端子102或第二电力输入端子108。对于该操作，输出单元250’包括第一晶体管m1’、第二晶体管m2’和第一电容器c1’。

第一晶体管m1’的第一电极耦接到第二输入端子102，并且第一晶体管m1’的第二电极耦接到第一输出端子105。第一晶体管m1’的栅电极可以耦接到第一节点n1’。第一晶体管m1’响应于第一节点n1’的电压，而控制第二输入端子102与第一输出端子105之间的电气连接。

第二晶体管m2’的第一电极耦接到第一输出端子105，并且第二晶体管m2’的第二电极耦接到第二电力输入端子108。第二晶体管m2’的栅电极耦接到第二节点n2’。第二晶体管m2’响应于第二节点n2’的电压，而控制第一输出端子105与第二电力输入端子108之间的电气连接。

第一电容器c1’耦接在第一节点n1’与第二输入端子102之间。第一电容器c1’响应于导通或截止第一晶体管m1’而存储电压(例如，预定电压)。这里，外部电容器或第一晶体管m1’的寄生电容器可被选择作为第一电容器c1’。

输入单元210’耦接到第一输入端子101、第三输入端子103、第四输入端子104和第二电力输入端子108。输入单元210’响应于供给到第一输入端子101的移位脉冲shp(i-1)’、供给到第三输入端子103的第三时钟信号clk3’以及供给到第四输入端子104的第四时钟信号clk4’，而控制第三节点n3’和第四节点n4’的电压。对于该操作，输入单元210’包括第三晶体管m3’、第四晶体管m4’、第五晶体管m5’和第二电容器c2’。

第三晶体管m3’和第四晶体管m4’串联耦接在第一输入端子101与第三节点n3’之间。第三晶体管m3’的栅电极耦接到第三输入端子103。当第三时钟信号clk3’被供给(例如被设置成高电平)到第三输入端子103时，第三晶体管m3’被导通，使得第四晶体管m4’和第一输入端子101彼此电耦接。

第四晶体管m4’的栅电极耦接到第二电力输入端子108。换句话说，第一电源vgh被供给到第四晶体管m4’的栅电极，由此第四晶体管m4’被维持在导通状态。第四晶体管m4’可降低或最小化第三节点n3’与第三晶体管m3’之间的电压差。

第五晶体管m5’耦接在第四节点n4’与第四输入端子104之间。第五晶体管m5’的栅电极耦接到第三节点n3’。第五晶体管m5’响应于第三节点n3’的电压而被导通或截止，从而控制第四节点n4’与第四输入端子104之间的电气连接。

第二电容器c2’耦接在第三节点n3’与第四节点n4’之间。

第一驱动器220’耦接到第三输入端子103、第一电力输入端子107和第二电力输入端子108。第一驱动器220’响应于第三节点n3’的电压、第四节点n4’的电压以及供给到第三输入端子103的第三时钟信号clk3’，而控制第一节点n1’的电压和第二节点n2’的电压。对于该操作，第一驱动器220’包括第六晶体管m6’、第七晶体管m7”、第八晶体管m8’和第九晶体管m9’。

第六晶体管m6’耦接在第一电力输入端子107与第一节点n1’之间。第六晶体管m6’的栅电极耦接到第二节点n2’。第六晶体管m6’响应于第二节点n2’的电压，而控制第一电力输入端子107与第一节点n1’之间的电气连接。

第七晶体管m7”耦接在第一节点n1’与第二电力输入端子108之间。第七晶体管m7”的栅电极耦接到第三节点n3’。第七晶体管m7”响应于第三节点n3’的电压，而控制第一节点n1’与第二电力输入端子108之间的电气连接。

第八晶体管m8’耦接在第一电力输入端子107与第二节点n2’之间。第八晶体管m8’的栅电极可以耦接到第四节点n4’。第八晶体管m8’响应于第四节点n4’的电压，而控制第一电力输入端子107与第二节点n2’之间的电气连接。

第九晶体管m9’耦接在第二节点n2’与第二电力输入端子108之间。第九晶体管m9’的栅电极耦接到第三输入端子103。当第三时钟信号clk3’被供给到第三输入端子103时，第九晶体管m9’被导通，以将第一电源vgh的电压供给到第二节点n2’。

第二驱动器230’耦接到第一电力输入端子107和第四输入端子104。第二驱动器230’响应于供给到第四输入端子104的第四时钟信号clk4’以及第二节点n2’的电压，而将第二电源vgl的电压供给到第四节点n4’。在此情形下，第四节点n4’可重复接收第二电源vgl的电压，使得级电路的驱动稳定性可以被保证或改善。为此，第二驱动器230’包括第十晶体管m10’和第十一晶体管m11’。

第十晶体管m10’耦接在第一电力输入端子107与第四节点n4’之间。第十晶体管m10’的栅电极耦接到第十一晶体管m11’的第一电极。当第四时钟信号clk4’经由第十一晶体管m11’被供给到第十晶体管m10’时，第十晶体管m10’被导通，以将第二电源vgl的电压供给到第四节点n4’。

第十一晶体管m11’耦接在第十晶体管m10’的栅电极与第四输入端子104之间。第十一晶体管m11’的栅电极耦接到第二节点n2’。第十一晶体管m11’响应于第二节点n2’的电压，而控制第十晶体管m10’的栅电极与第四输入端子104之间的电气连接。

第三驱动器240’耦接到第四输入端子104。第三驱动器240’响应于供给到第四输入端子104的第四时钟信号clk4’以及第二节点n2’的电压，而周期性地增加第二节点n2’的电压。由此，级电路的驱动稳定性可以被保证或改善。为此，第三驱动器240’包括第十二晶体管m12’和第三电容器c3’。

第十二晶体管m12’耦接在第三电容器c3’与第四输入端子104之间。第十二晶体管m12’的栅电极耦接到第二节点n2’。第十二晶体管m12’响应于第二节点n2’的电压，而控制第三电容器c3’与第四输入端子104之间的电气连接。

第三电容器c3’耦接在第十二晶体管m12’与第二节点n2’之间。第三电容器c3’响应于经由第十二晶体管m12’供给到第三电容器c3’的第四时钟信号clk4’，而控制第二节点n2’的电压。

在本公开的实施例中，第二输出端子106可以耦接到第四节点n4’。换句话说，第四节点n4’的电压作为移位脉冲shp(i)’被供给到随后的级电路sti+1。

图8是图示操作图7所示的第i级电路sti的过程的波形图。

参考图8，移位脉冲shp(i-1)’在第一时刻t1被供给到第一输入端子101。这里，移位脉冲shp(i-1)’与供给到第三输入端子103的时钟信号同步被供给(例如，同时被供给或并发地被供给)，即，与第三时钟信号clk3’同步(例如，同时或并发地)被供给。当第三时钟信号clk3’被供给到第三输入端子103时，第三晶体管m3’和第九晶体管m9’被导通。

当第九晶体管m9’被导通时，第一电源vgh的电压被供给到第二节点n2’。当第一电源vgh的电压被供给到第二节点n2’时，第二晶体管m2’和第六晶体管m6’被导通。

如果第二晶体管m2’被导通，则第一输出端子105和第二电力输入端子108彼此电连接，使得第一电源vgh的电压被供给到第一输出端子105。

当第三晶体管m3’被导通时，供给到第一输入端子101的移位脉冲shp(i-1)’经由第四晶体管m4’被供给到第三节点n3’。当移位脉冲shp(i-1)’被供给到第三节点n3’时，第三节点n3’的电压增加到高电压，由此第七晶体管m7”被导通。

这里，由于第六晶体管m6’和第七晶体管m7”被设置成导通状态，因此第一节点n1’的电压降低到第一电源vgh与第二电源vgl之间的电压。换句话说，已经被设置成导通状态的第六晶体管m6’和第七晶体管m7”可用电阻等效替代，并且，在此情形下，第一节点n1’可被设置成第一电源vgh与第二电源vgl之间的电压。

在第一时刻t1，第二输入端子102和第一输出端子105被设置成高电压(例如，被设置成第一电源vgh的电压)。由此，即使当第一节点n1’的电压增加时，第一晶体管m1’也被维持在截止状态。

当第三节点n3’增加到高电压时，第五晶体管m5’被导通。当第五晶体管m5’被导通时，第四节点n4’和第四输入端子104彼此电耦接。这里，由于第四时钟信号clk4’未被供给到第四输入端子104，因此第四输入端子104被设置成低电压，使得第八晶体管m8’被维持在截止状态。

在第二时刻t2，第一时钟信号clk1’被供给到第二输入端子102，并且第四时钟信号clk4’被供给到第四输入端子104。

如果第四时钟信号clk4’被供给到第四输入端子104，则第四节点n4’的电压增加到高电压。当第四节点n4’的电压增加到高电压时，第八晶体管m8’被导通。当第八晶体管m8’被导通时，第二电源vgl的电压被供给到第二节点n2’。由此，第六晶体管m6’和第二晶体管m2’被截止。

如果第四节点n4’的电压增加到高电压，则第三节点n3’的电压通过第二电容器c2’的耦合而进一步增加。例如，第三节点n3’的电压可增加到比第一电源vgh的电压高的电压。当第三节点n3’的电压增加时，第七晶体管m7”被完全导通。

当第七晶体管m7”被导通时，第一节点n1’的电压增加到第一电源vgh的电压。当第一节点n1’的电压增加到第一电源vgh的电压时，第一晶体管m1’被导通。当第一晶体管m1’被导通时，第二输入端子102和第一输出端子105彼此电耦接。

于是，供给到第二输入端子102的第一时钟信号clk1’被供给到第一输出端子105。供给到第一输出端子105的第一时钟信号clk1’作为扫描信号ssi被供给到扫描线si。

如上所述，在本公开的实施例中，可以使用n型晶体管供给低电平扫描信号ssi。另外，当第三节点n3’的电压增加到比第一电源vgh的电压高的电压时，第七晶体管m7”的特性可以被稳定地维持。

在第三时刻t3，第四时钟信号clk4’的供给被中断(例如停止)。当第四时钟信号clk4’的供给被中断(例如停止)时，第四输入端子104的电压降低到低电压，使得第四节点n4’的电压被设置成低电压。当第四节点n4’的电压被设置成低电压时，第八晶体管m8’被截止。这里，第二节点n2’的电压通过第三电容器c3’等被维持在前一时段的电压。当第四节点n4’的电压被设置成低电压时，第三节点n3’的电压通过第二电容器c2’的耦合而降低。

在第四时刻t4，第一时钟信号clk1’的供给被中断(例如停止)。当第一时钟信号clk1’的供给被中断(例如停止)时，第二输入端子102的电压从低电压增加到高电压。于是，高电压被供给到第一输出端子105，由此，扫描信号ssi的供给被中断(例如停止)。

如果第二输入端子102的电压从低电压增加到高电压，则第一节点n1’的电压通过第一电容器c1’的耦合而增加。当第一节点n1’的电压增加时，第一晶体管m1’被维持在导通状态，由此，高电压可被可靠地供给到第一输出端子105。

在第五时刻t5，第三时钟信号clk3’被供给到第三输入端子103。当第三时钟信号clk3’被供给到第三输入端子103时，第三晶体管m3’和第九晶体管m9’被导通。

当第九晶体管m9’被导通时，第一电源vgh的电压被供给到第二节点n2’。当第一电源vgh的电压被供给到第二节点n2’时，第二晶体管m2’和第六晶体管m6’被导通。

如果第二晶体管m2’被导通，则第一输出端子105和第二电力输入端子108彼此电连接，使得第一电源vgh的电压被供给到第一输出端子105。

如果第六晶体管m6’被导通，则第二电源vgl的电压被供给到第一节点n1’。由此，第一晶体管m1’被截止。

当第三晶体管m3’被导通时，第一输入端子101的低电压被供给到第三节点n3’。当低电压被供给到第三节点n3’时，第七晶体管m7”被设置成截止状态。于是，在第五时刻t5之后，第一晶体管m1’被设置成截止状态，并且第二晶体管m2’被设置成导通状态。相应地，第一输出端子105被可靠地维持在第一电源vgh的电压。

当第二节点n2’的电压被设置成高电压时，第十一晶体管m11’被导通。当第十一晶体管m11’被导通时，第四输入端子104和第十晶体管m10’的栅电极彼此电耦接。

于是，每当第四时钟信号clk4’被供给到第四输入端子104时，第十晶体管m10’就被导通。当第十晶体管m10’被导通时，第二电源vgl的电压被供给到第四节点n4’。换句话说，在本公开的实施例中，第四节点n4’可被周期性地供给有第二电源vgl的电压。由此，防止或基本防止在第四节点n4’上产生纹波(例如，电压纹波)，由此，级电路的驱动稳定性可以被保证或改善。

当第二节点n2’的电压被设置成高电压时，第十二晶体管m12’被导通。当第十二晶体管m12’被导通时，第三电容器c3’电耦接到第四输入端子104。于是，当第四时钟信号clk4’被供给到第四输入端子104时，第二节点n2’的电压通过第三电容器c3’的耦合而增加。从而，第二晶体管m2’可被可靠地设置成导通状态。

在本公开的实施例中，如图9所示，第七晶体管m7”的栅电极可以耦接到第四节点n4’。在此情形下，除了第七晶体管m7”响应于第四节点n4’的电压被导通或截止的事实之外，第i级电路sti的操作过程与图7的实施例的操作过程基本相同；因此，详细描述可不再重复。

在根据本公开的实施例的级电路以及使用该级电路的扫描驱动器中，可使用由p型晶体管形成的级电路输出高电平扫描信号。此外，在本公开的实施例中，可使用由n型晶体管形成的级电路输出低电平扫描信号。另外，在实施例中，通过周期性地初始化包含在级电路中的至少一个或多个节点，可以保证或改善级电路的驱动稳定性。

将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文中用来描述各种要素、组件、区域、层和/或部分，但是这些要素、组件、区域、层和/或部分不应该受这些术语限制。这些术语用于将一个要素、组件、区域、层或部分与另一要素、组件、区域、层或部分相区分。因此，上面讨论的第一要素、组件、区域、层或部分可以被称为第二要素、组件、区域、层或部分，而不脱离本发明构思的精神和范围。

另外，还将理解的是，当一层被称为在两个层“之间”时，其可以是这两个层之间的唯一层，或者也可以存在一个或多个中间层。

本文中使用的术语是为了描述具体实施例的目的，并且并不旨在限制本发明构思。如本文所使用的单数形式“一”旨在也包括复数形式，除非上下文另有明确指示。将进一步理解的是，当在本说明书中使用时，术语“包括”和/或“包含”指定存在所陈述的特征、整体、步骤、操作、要素和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、要素、组件和/或它们的组。如本文所使用的术语“和/或”包括列出的相关联项目中的一个或多个的任意和全部组合。诸如“……中的至少一个”的表达，在位于要素列表之后时，修饰整个要素列表而不修饰列表中的个别要素。此外，在描述本发明构思的实施例时，使用“可”指“本发明构思的一个或多个实施例”。另外，术语“示例性”意指示例或例示。

将理解的是，当要素或层被称为“位于”另一要素或层“上”、“连接到”、“耦接到”或“邻近于”另一要素或层时，其可以直接位于另一要素或层上，直接连接到、耦接到或邻近于另一要素或层，或者可以存在一个或多个中间要素或中间层。当要素或层被称为“直接位于”另一要素或层“上”、“直接连接到”、“直接耦接到”或“紧邻”另一要素或层时，不存在中间要素或中间层。

如本文所使用的术语“基本上”、“大约”以及类似术语被用作近似的术语并且不用作程度的术语，并且旨在考虑会被本领域普通技术人员所认识到的测量或计算的值中的固有偏差。

如本文所使用的术语“使用”可被认为与术语“利用”同义。

根据本文中描述的本发明实施例的显示设备和/或任何其它相关设备或组件(诸如时序控制器、数据驱动器、扫描驱动器和发射驱动器)可以利用任何合适的硬件、固件(例如专用集成电路)、软件、或软件、固件和硬件的合适的组合来实现。例如，显示设备的各个组件可被形成在一个集成电路(ic)芯片或单独的ic芯片上。此外，显示设备的各个组件可以在柔性印刷电路膜、带载封装(tcp)、印刷电路板(pcb)上实现，或者被形成在同一基板上。此外，显示设备的各个组件可以是在一个或多个处理器上运行的进程或线程，其中处理器位于一个或多个计算设备中，用于执行计算机程序指令并与其它系统组件交互以执行本文中描述的各种功能。计算机程序指令被存储在可被实现在利用标准存储设备的计算设备中的存储器中，例如随机存取存储器(ram)。计算机程序指令还可以被存储在其它的非临时性计算机可读介质中，例如cd-rom、闪存驱动器等。此外，本领域技术人员应认识到，各个计算设备的功能可以被组合或集成到单个计算设备，或特定计算设备的功能可以被分布在一个或多个其它计算设备之间，而不脱离本发明的示例性实施例的范围。

在本文中已经公开了示例实施例，尽管使用了特定的术语，但它们应以一般和描述性的意思被解释，而不是为了限制的目的。在某些情况下，如在递交本申请时对本领域普通技术人员来说将是显而易见的那样，结合特定实施例描述的特征、特性和/或要素可以单独使用，也可以与结合其他实施例描述的特征、特性和/或要素组合使用，除非另有明确说明。因此，本领域技术人员将理解，可在不脱离如由以下权利要求及其等同方案限定的本公开的精神和范围的情况下对形式和细节进行各种合适的改变。