移位寄存器单元、栅极驱动电路和显示装置的制作方法

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。

背景技术：

随着平板显示技术的快速发展，由于终端客户对美观的高要求、产品的市场价格的不断走低，且对tft-lcd(薄膜晶体管-液晶显示器)面板画面品质的需求越来越高。现在各个tft-lcd面板通常使用goa(gateonarray，设置于阵列基板上的栅极驱动电路)技术，goa中所使用tft(薄膜晶体管)通常为a-si(非晶硅)tft或者氧化物tft，在长期的信赖性使用过程中，tft的阈值电压正向漂移，当阈值电压正向漂移到一定程度，就会影响显示面板的正常显示。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、栅极驱动电路和显示装置，解决现有技术中移位寄存器单元中的晶体管的阈值电压漂移而导致的显示面板显示不良的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括偏置控制电路；

所述偏置控制电路分别与下拉节点、控制时钟信号端和偏置电压端电连接，用于在所述控制时钟信号端提供的控制时钟信号的控制下，控制所述下拉节点与偏置电压端连通；

所述偏置电压端用于输入偏置电压信号。

实施时，所述偏置控制电路包括偏置控制晶体管；

所述偏置控制晶体管的控制极与所述控制时钟信号端电连接，所述偏置控制晶体管的第一极与所述下拉节点电连接，所述偏置控制晶体管的第二极与所述偏置电压端电连接。

实施时，所述下拉节点包括第一下拉节点和第二下拉节点；所述控制时钟信号端包括第一控制时钟信号端和第二控制时钟信号端；所述偏置电压端包括第一偏置电压端和第二偏置电压端；

所述偏置控制电路包括第一偏置控制晶体管和第二偏置控制晶体管；

所述第一偏置控制晶体管的控制极与所述第一控制时钟信号端电连接，所述第一偏置控制晶体管的第一极与所述第一下拉节点电连接，所述第一偏置控制晶体管的第二极与所述第一偏置电压端电连接；

所述第二偏置控制晶体管的控制极与所述第二控制时钟信号端电连接，所述第二偏置控制晶体管的第一极与所述第二下拉节点电连接，所述第二偏置控制晶体管的第二极与所述第二偏置电压端电连接。

实施时，本发明所述的移位寄存器单元还包括上拉节点下拉电路和输出下拉电路；

所述上拉节点下拉电路分别与所述下拉节点、上拉节点和第一电压端电连接，用于在所述下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端连通；

所述输出下拉电路分别与所述下拉节点、栅极驱动信号输出端和第二电压端电连接，用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端连通。

实施时，所述上拉节点下拉电路包括上拉节点下拉晶体管，所述输出下拉电路包括输出下拉晶体管；

所述上拉节点下拉晶体管的控制极与所述下拉节点电连接，所述上拉节点下拉晶体管的第一极与所述上拉节点电连接，所述上拉节点下拉晶体管的第二极与所述第一电压端电连接；

所述输出下拉晶体管的控制极与所述下拉节点电连接，所述输出下拉晶体管的第一极与所述栅极驱动信号输出端电连接，所述输出下拉晶体管的第二极与所述第二电压端电连接。

实施时，本发明所述的移位寄存器单元还包括进位信号下拉电路；

所述进位信号下拉电路分别与所述下拉节点、进位信号输出端和第三电压端电连接，用于在所述下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端连通。

实施时，所述进位信号下拉电路包括进位信号下拉晶体管；

所述进位信号下拉晶体管的控制极与所述下拉节点电连接，所述进位信号下拉晶体管的第一极与所述进位信号输出端电连接，所述进位信号下拉晶体管的第二极与所述第三电压端电连接。

实施时，本发明所述的移位寄存器单元还包括上拉节点下拉电路和输出下拉电路；

所述上拉节点下拉电路分别与所述第一下拉节点、所述第二下拉节点、上拉节点和第一电压端电连接，用于在所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端连通；

所述输出下拉电路分别与所述第一下拉节点、所述第二下拉节点、栅极驱动信号输出端和第二电压端电连接，用于在所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端连通。

实施时，所述上拉节点下拉电路包括第一上拉节点下拉晶体管和第二上拉节点下拉晶体管，所述输出下拉电路包括第一输出下拉晶体管和第二输出下拉晶体管；

所述第一上拉节点下拉晶体管的控制极与所述第一下拉节点电连接，所述第一上拉节点下拉晶体管的第一极与所述上拉节点电连接，所述第一上拉节点下拉晶体管的第二极与所述第一电压端电连接；

所述第二上拉节点下拉晶体管的控制极与所述第二下拉节点电连接，所述第二上拉节点下拉晶体管的第一极与所述上拉节点电连接，所述第二上拉节点下拉晶体管的第二极与所述第一电压端电连接；

所述第一输出下拉晶体管的控制极与所述第一下拉节点电连接，所述第一输出下拉晶体管的第一极与所述栅极驱动信号输出端电连接，所述第一输出下拉晶体管的第二极与所述第二电压端电连接；

所述第二输出下拉晶体管的控制极与所述第二下拉节点电连接，所述第二输出下拉晶体管的第一极与所述栅极驱动信号输出端电连接，所述第二输出下拉晶体管的第二极与所述第二电压端电连接。

实施时，本发明所述的移位寄存器单元还包括进位信号下拉电路；

所述进位信号下拉电路分别与所述第一下拉节点、所述第二下拉节点、进位信号输出端和第三电压端电连接，用于在所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端连通。

实施时，所述进位信号下拉电路包括第一进位信号下拉晶体管和第二进位信号下拉晶体管；

所述第一进位信号下拉晶体管的控制极与所述第一下拉节点电连接，所述第一进位信号下拉晶体管的第一极与所述进位信号输出端电连接，所述第一进位信号下拉晶体管的第二极与所述第三电压端电连接；

所述第二进位信号下拉晶体管的控制极与所述第二下拉节点电连接，所述第二进位信号下拉晶体管的第一极与所述进位信号输出端电连接，所述第二进位信号下拉晶体管的第二极与所述第三电压端电连接。

实施时，本发明所述的移位寄存器单元还包括第一下拉节点控制电路和第二下拉节点控制电路；

所述第一下拉节点控制电路分别与第一控制电压端、上拉节点、所述第一下拉节点和第四电压端电连接，用于在所述第一控制电压端提供的第一控制电压和所述上拉节点的电位的控制下，控制所述第一下拉节点的电位；

所述第二下拉节点控制电路分别与第二控制电压端、上拉节点、所述第二下拉节点和第四电压端电连接，用于在所述第二控制电压端提供的第二控制电压和所述上拉节点的电位的控制下，控制所述第二下拉节点的电位；

所述第一控制时钟信号端为所述第二控制电压端，所述第二控制时钟信号端为所述第一控制电压端。

本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、栅极驱动电路和显示装置通过采用偏置控制电路，在控制时钟信号端提供的控制时钟信号的控制下，控制下拉节点与偏置电压端连通，以能够控制栅极接入下拉节点的晶体管处于反向偏置状态，从而能够补偿该晶体管打开时的阈值电压漂移，改善该晶体管在信赖性过程中的开启电流衰减现象，避免相关不良产生，并提高移位寄存器工作寿命。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的电路图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明再一实施例所述的移位寄存器单元的结构图；

图5是本发明另一实施例所述的移位寄存器单元的结构图；

图6是本发明又一实施例所述的移位寄存器单元的结构图；

图7是本发明再一实施例所述的移位寄存器单元的结构图；

图8是本发明另一实施例所述的移位寄存器单元的电路图；

图9是本发明又一实施例所述的移位寄存器单元的结构图；

图10是本发明再一实施例所述的移位寄存器单元的结构图；

图11是本发明又一实施例所述的移位寄存器单元的结构图；

图12是第一下拉节点控制电路121的一实施例和第二下拉节点控制电路122的第一实施例的电路图；

图13是本发明所述的移位寄存器单元的一具体实施例的电路图；

图14是本发明所述的移位寄存器单元的该具体实施例采用的vddo和vdde的时序图；

图15是本发明所述的移位寄存器单元的该具体实施例在第一显示时间段的工作时序图；

图16是本发明所述的移位寄存器单元的该具体实施例在第二显示时间段的工作时序图；

图17是本发明所述的移位寄存器单元的一具体实施例的电路图；

图18是本发明所述的移位寄存器单元的一具体实施例的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的移位寄存器单元包括偏置控制电路10；

所述偏置控制电路10分别与下拉节点pd、控制时钟信号端ck和偏置电压端vp电连接，用于在所述控制时钟信号端ck提供的控制时钟信号的控制下，控制所述下拉节点pd与偏置电压端vp连通；

所述偏置电压端vp用于输入偏置电压信号。

本发明实施例所述的移位寄存器单元通过采用偏置控制电路10，在控制时钟信号端ck提供的控制时钟信号的控制下，控制下拉节点pd与偏置电压端vp连通，以能够控制栅极接入下拉节点pd的晶体管处于反向偏置状态，从而能够补偿该晶体管打开时的阈值电压漂移，改善该晶体管在信赖性过程中的开启电流ion衰减现象，避免相关不良产生，并提高移位寄存器工作寿命。

在具体实施时，所述偏置电压信号的电压值在预定电压值范围内

在本发明实施例所述的移位寄存器中，当栅极接入下拉节点pd的晶体管处于反向偏置状态时，能够对该晶体管的阈值电压进行反向补偿。

在本发明实施例中，所述预定电压范围可以根据实际情况选定。

在具体实施时，当本发明实施例所述的移位寄存器单元采用一个下拉节点时，本发明实施例所述的移位寄存器单元中的栅极与下拉节点电连接的晶体管可以包括输出下拉晶体管和上拉节点下拉晶体管；

所述上拉节点下拉晶体管的控制极可以与所述下拉节点电连接，所述上拉节点下拉晶体管的第一极可以与上拉节点电连接，所述输出下拉晶体管的第二极可以接入第一低电压vgl1；

所述输出下拉晶体管的控制极可以与所述下拉节点电连接，所述输出下拉晶体管的第一极可以与栅极驱动信号输出端电连接，所述输出下拉晶体管的第二极可以接入第二低电压vgl2。

在本发明实施例中，当该输出下拉晶体管和所述上拉节点下拉晶体管为n型晶体管时，当偏置控制电路10在控制时钟信号的控制下，控制所述下拉节点pd与偏置电压端vp之间断开时，所述下拉节点pd的电位为高电平，所述输出下拉晶体管和所述上拉节点下拉晶体管打开，由于此时输出下拉晶体管的栅源电压大于所述输出下拉晶体管的阈值电压，上拉节点下拉晶体管的栅源电压大于所述上拉节点下拉晶体管的阈值电压，会导致输出下拉晶体管的阈值电压正向漂移，并所述上拉节点下拉晶体管的阈值电压正向漂移；当该输出下拉晶体管和所述上拉节点下拉晶体管为n型晶体管时，所述偏置电压信号可以为第三低电压信号，该第三低电压信号的电位为第三低电压vgl3，则此时vgl3小于vgl1，并vgl3小于vgl2，以当偏置控制电路10在控制时钟信号的控制下，控制下拉节点pd与偏置电压端vp连通时，使得所述下拉节点pd的电位为vgl3，从而能够控制该输出下拉晶体管和该上拉节点下拉晶体管处于反向偏置状态，从而可以改善所述输出下拉晶体管的阈值电压漂移现象，并改善所述上拉节点下拉晶体管的阈值电压漂移现象；当该输出下拉晶体管和该上拉节点下拉晶体管为n型晶体管时，所述预定电压值范围可以为小于第一低电压vgl1并小于第二低电压vgl2，但不以此为限；

当该输出下拉晶体管为p型晶体管时，当偏置控制电路10在控制时钟信号的控制下，控制所述下拉节点pd与偏置电压端vp之间断开时，所述下拉节点pd的电位为低电平，所述输出下拉晶体管和所述上拉节点下拉晶体管打开，由于此时输出下拉晶体管的栅源电压小于所述输出下拉晶体管的阈值电压，上拉节点下拉晶体管的栅源电压小于所述上拉节点下拉晶体管的阈值电压，会导致输出下拉晶体管的阈值电压负向漂移，并导致上拉节点下拉晶体管的阈值电压负向漂移；当该输出下拉晶体管和该上拉节点下拉晶体管为p型晶体管时，所述偏置电压信号可以为第三低电压信号，该第三低电压信号的电位为第三低电压vgl3，则此时vgl3大于vgl1，并vgl3大于vgl2，以当偏置控制电路10在控制时钟信号的控制下，控制下拉节点pd与偏置电压端vp连通时，使得所述下拉节点pd的电位为vgl3，从而能够控制该输出下拉晶体管的栅源电压和该上拉节点下拉晶体管的栅源电压大于0，从而可以改善所述输出下拉晶体管的阈值电压漂移现象以及所述上拉节点下拉晶体管的阈值电压漂移现象；当该输出下拉晶体管和该上拉节点下拉晶体管为p型晶体管时，所述预定电压值范围可以为大于第一低电压vgl1并大于第二低电压vgl2，但不以此为限。

在本发明实施例中，vgl2为了实现xon分离，vgl2为独立电压，但是在显示面板正常工作时，vgl2可以等于vgl1，在显示面板关机时，第二低电压端的电位会被拉高至高电压vgh，但不以此为限。

xon分离指的是关机分离：将第一低电压端和第二低电压端分离，在显示面板关机时，仅将第二低电压端的电位拉升至vgh，以使得所有行栅极驱动信号的电位为高电平，以释放残留的电荷。

在本发明实施例中，根据tft(薄膜晶体管)特性曲线，vgl3可以大于-15v，但不以此为限。

在具体实施时，当本发明实施例所述的移位寄存器单元采用一个下拉节点时，本发明实施例所述的移位寄存器单元可以包括输出晶体管，所述输出晶体管的控制极可以与上拉节点电连接，所述输出晶体管的第一极可以接入第一时钟信号clk，所述输出晶体管的第二极与栅极驱动信号输出端电连接，此时，所述控制时钟信号可以为与第二时钟信号clkb，所述第一时钟信号clk与所述第二时钟信号clkb相互反相。

具体的，所述偏置控制电路可以包括偏置控制晶体管；

所述偏置控制晶体管的控制极与所述控制时钟信号端电连接，所述偏置控制晶体管的第一极与所述下拉节点电连接，所述偏置控制晶体管的第二极与所述偏置电压端电连接。

如图2所示，在图1所示的移位寄存器单元的实施例的基础上，所述偏置控制电路10可以包括偏置控制晶体管m0；

所述偏置控制晶体管m0的栅极与所述控制时钟信号端ck电连接，所述偏置控制晶体管m0的源极与所述下拉节点pd电连接，所述偏置控制晶体管m0的漏极与所述偏置电压端vp电连接。

在图2所示的实施例中，m0为n型薄膜晶体管，但不以此为限。

当本发明实施例所述的移位寄存器单元包括一个下拉节点pd时，在图1所示的移位寄存器单元的实施例的基础上，如图3所示，本发明实施例所述的移位寄存器单元30还可以包括一个下拉节点控制电路30；

如图3所示，所述下拉节点控制电路30可以包括第一控制晶体管m9、第二控制晶体管m8、第三控制晶体管m5和第四控制晶体管m6，其中，

m9的栅极和m9的漏极都接入高电压vdd，m9的源极与下拉控制节点pdcn电连接；

m8的栅极与上拉节点pu电连接，m8的漏极与所述下拉控制节点pdcn电连接，m8的源极接入第一低电压vgl1；

m5的栅极与所述下拉控制节点pdcn电连接，m5的源极接入高电压vdd，m5的漏极与下拉节点pd电连接；

m6的栅极与上拉节点pu电连接，m6的漏极与下拉节点pd电连接，m6的源极接入第一低电压vgl1。

在图3所示的实施例中，各晶体管都为n型薄膜晶体管，但不以此为限。

在图3所示的实施例中，m8的宽长比大于m9的宽长比，m6的宽长比大于m5的宽长比，并当所述偏置控制电路10可以包括偏置控制晶体管m0时，m0的宽长比大于m5的宽长比，但不以此为限。

具体的，本发明实施例所述的移位寄存器单元还可以包括上拉节点下拉电路和输出下拉电路；

所述上拉节点下拉电路分别与所述下拉节点、上拉节点和第一电压端电连接，用于在所述下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端连通；

所述输出下拉电路分别与所述下拉节点、栅极驱动信号输出端和第二电压端电连接，用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端连通。

在具体实施时，本发明实施例所述的移位寄存器单元还可以包括上拉节点下拉电路和输出下拉电路，上拉节点下拉电路在下拉节点的电位的控制下，控制上拉节点与第一电压端之间电连接，输出下拉电路在下拉节点的控制下，控制栅极驱动信号输出端输出第二电压信号。

在本发明实施例中，所述第一电压端可以为第一低电压端，所述第二电压端可以为第二低电压端，但不以此为限。

如图4所示，在图1所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括上拉节点下拉电路41和输出下拉电路42；

所述上拉节点下拉电路41分别与所述下拉节点pd、上拉节点pu和第一低电压端电连接，用于在所述下拉节点pd的电位的控制下，控制所述上拉节点pu接入第一低电压vgl1；所述第一低电压端用于提供所述第一低电压vgl1；

所述输出下拉电路42分别与所述下拉节点pd、栅极驱动信号输出端output和第二低电压端电连接，用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端接入第二低电压vgl2；所述第二低电压端用于提供所述第二低电压vgl2。

具体的，所述上拉节点下拉电路可以包括上拉节点下拉晶体管，所述输出下拉电路可以包括输出下拉晶体管；

所述上拉节点下拉晶体管的控制极与所述下拉节点电连接，所述上拉节点下拉晶体管的第一极与所述上拉节点电连接，所述上拉节点下拉晶体管的第二极与所述第一电压端电连接；

所述输出下拉晶体管的控制极与所述下拉节点电连接，所述输出下拉晶体管的第一极与所述栅极驱动信号输出端电连接，所述输出下拉晶体管的第二极与所述第二电压端电连接。

在具体实施时，所述上拉节点下拉晶体管和所述输出下拉晶体管都为n型晶体管，所述偏置电压信号的电压值小于第一电压，所述偏置电压信号的电压值小于第二电压；或者，

所述上拉节点下拉晶体管和所述输出下拉晶体管都为p型晶体管，所述偏置电压信号的电压值大于第一电压，所述偏置电压信号的电压值大于第二电压；

所述第一电压端用于输入第一电压信号，所述第一电压信号的电压值为所述第一电压；所述第二电压端用于输入第二电压信号，所述第二电压信号的电压值为所述第二电压。

如图5所示，在图4所示的移位寄存器单元的实施例的基础上，所述上拉节点下拉电路41可以包括上拉节点下拉晶体管m10，所述输出下拉电路42可以包括输出下拉晶体管m11；

m10的栅极与下拉节点pd电连接，m10的漏极与上拉节点pu电连接，m10的源极接入第一低电压vgl1；

m11的栅极与下拉节点pd电连接，m11的漏极与栅极驱动信号输出端output电连接，m11的源极接入第二低电压vgl2。

在图5所示的移位寄存器单元的实施例中，m10和m11为n型薄膜晶体管，但不以此为限。

在图5所示的移位寄存器单元的实施例中，当所述偏置电压信号为第三低电压信号，该第三低电压信号的电位为第三低电压vgl3时，vgl3小于vgl1，并vgl3小于vgl2，以使得偏置控制电路10控制所述下拉节点pd与偏置电压端vp连通时，m10和m11处于反向偏置状态，以改善m10的阈值电压漂移现象，并改善m11的阈值电压漂移现象。

在具体实施时，本发明所述的移位寄存器单元还可以包括进位信号下拉电路；

所述进位信号下拉电路分别与所述下拉节点、进位信号输出端和第三电压端电连接，用于在所述下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端连通。

在具体实施时，所述第三电压端可以为第一低电压端，但不以此为限。

如图6所示，在图4所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元可以包括进位信号下拉电路60；

所述进位信号下拉电路60分别与所述下拉节点pd、进位信号输出端oc和第一低电压端电连接，用于在所述下拉节点pd的电位的控制下，控制所述进位信号输出端oc接入第一低电压vgl1；所述第一低电压端用于提供第一低电压vgl1。

具体的，所述进位信号下拉电路可以包括进位信号下拉晶体管；

所述进位信号下拉晶体管的控制极与所述下拉节点电连接，所述进位信号下拉晶体管的第一极与所述进位信号输出端电连接，所述进位信号下拉晶体管的第二极与所述第三电压端电连接。

在具体实施时，所述进位信号下拉晶体管为n型晶体管，所述偏置电压信号的电压值小于第三电压；或者，

所述进位信号下拉晶体管为p型晶体管，所述偏置电压信号的电压值大于第三电压；

所述第三电压端用于输入第三电压信号，所述第三电压信号的电压值为所述第三电压。

如图7所示，在图6所示的移位寄存器单元的实施例的基础上，所述进位信号下拉电路60可以包括进位信号下拉晶体管m17；

所述进位信号下拉晶体管m17的栅极与所述下拉节点pd电连接，所述进位信号下拉晶体管m17的漏极与所述进位信号输出端oc电连接，所述进位信号下拉晶体管m17的源极接入第一低电压vgl1。

在图7所示的移位寄存器单元的实施例中，m17为n型薄膜晶体管，但不以此为限。

在图7所示的移位寄存器单元的实施例中，当所述偏置电压信号为第三低电压信号，该第三低电压信号的电位为第三低电压vgl3时，vgl3小于vgl2，以使得偏置控制电路10控制所述下拉节点pd与偏置电压端vp连通时，m17处于反向偏置状态，以改善m17的阈值电压漂移现象。

具体的，所述下拉节点可以包括第一下拉节点和第二下拉节点；所述控制时钟信号端可以包括第一控制时钟信号端和第二控制时钟信号端；所述偏置电压端可以包括第一偏置电压端和第二偏置电压端；

所述偏置控制电路包括第一偏置控制晶体管和第二偏置控制晶体管；

所述第一偏置控制晶体管的控制极与所述第一控制时钟信号端电连接，所述第一偏置控制晶体管的第一极与所述第一下拉节点电连接，所述第一偏置控制晶体管的第二极与所述第一偏置电压端电连接；

所述第二偏置控制晶体管的控制极与所述第二控制时钟信号端电连接，所述第二偏置控制晶体管的第一极与所述第二下拉节点电连接，所述第二偏置控制晶体管的第二极与所述第二偏置电压端电连接。

在具体实施时，本发明实施例所述的移位寄存器单元可以采用两个下拉节点：第一下拉节点和第二下拉节点，此时控制时钟信号包括第一控制时钟信号端和第二控制时钟信号端，偏置控制电路包括第一偏置控制晶体管和第二偏置控制晶体管，第一偏置控制晶体管在第一控制时钟信号的控制下，控制第一下拉节点接入第一偏置电压，第二偏置控制晶体管在第二控制时钟信号的控制下，控制第二下拉节点接入第二偏置电压。在实际操作时，所述第一偏置电压可以与所述第二偏置电压相等，或者，所述第一偏置电压也可以与所述第二偏置电压不相等。

并在本发明实施例中，第一控制时钟信号端提供的第一控制时钟信号可以与第二控制时钟信号端提供的第二控制时钟信号相互反相，但不以此为限。

如图8所示，在图1所示的移位寄存器单元的实施例的基础上，所述偏置控制电路10包括第一偏置控制晶体管mp和第二偏置控制晶体管mq；

所述第一偏置控制晶体管mp的栅极与所述第一控制时钟信号端cko电连接，所述第一偏置控制晶体管mp的源极与第一下拉节点pdo电连接，所述第一偏置控制晶体管mp的漏极与第一偏置电压端vp1电连接；

所述第二偏置控制晶体管mq的栅极与所述第二控制时钟信号端cke电连接，所述第二偏置控制晶体管mq的源极与所述第二下拉节点pde电连接，所述第二偏置控制晶体管mq的漏极与所述第二偏置电压端vp2电连接。

在图8所示的实施例中，mp和mq为n型薄膜晶体管，但不以此为限。

在图8所示的实施例中，cke提供的第二控制时钟信号可以为第一控制电压vddo，cko提供的第一控制时钟信号可以为第二控制电压vdde，但不以此为限。

具体的，本发明实施例所述的移位寄存器单元还可以包括上拉节点下拉电路和输出下拉电路；

所述上拉节点下拉电路分别与所述第一下拉节点、所述第二下拉节点、上拉节点和第一电压端电连接，用于在所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端连通；

所述输出下拉电路分别与所述第一下拉节点、所述第二下拉节点、栅极驱动信号输出端和第二电压端电连接，用于在所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端连通。

在具体实施时，当本发明实施例所述的移位寄存器单元采用两个下拉节点时，本发明实施例所述的移位寄存器单元可以包括上拉节点下拉电路和输出下拉电路，所述上拉节点下拉电路在第一下拉节点的电位和第二下拉节点的电位的控制下，控制上拉节点的电位，所述输出下拉电路在第一下拉节点的电位和第二下拉节点的电位的控制下，控制栅极驱动信号输出端输出的栅极驱动信号。

在本发明实施例中，所述第一电压端可以为第一低电压端，所述第二电压端可以为第二低电压端，但不以此为限。

如图9所示，在图8所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括上拉节点下拉电路41和输出下拉电路42；

所述上拉节点下拉电路41分别与所述第一下拉节点pdo、所述第二下拉节点pde、上拉节点pu和第一低电压端电连接，用于在所述第一下拉节点pdo的电位和所述第二下拉节点pde的电位的控制下，控制所述上拉节点pu接入第一低电压vgl1；所述第一低电压端用于提供第一低电压vgl1；

所述输出下拉电路42分别与所述第一下拉节点pdo、所述第二下拉节点pde、栅极驱动信号输出端output和第二低电压端电连接，用于在所述第一下拉节点pdo的电位和所述第二下拉节点pde的电位的控制下，控制所述栅极驱动信号输出端output接入第二低电压vgl2；所述第二低电压端用于提供第二低电压vgl2。

在图9所示的移位寄存器单元的实施例中，所述上拉节点下拉电路41在所述第一下拉节点pdo的电位和所述第二下拉节点pde的电位的控制下，控制对上拉节点pu的电位进行复位，所述输出下拉电路42在所述第一下拉节点pdo的电位和所述第二下拉节点pde的电位的控制下，控制对所述栅极驱动信号输出端output输出的栅极驱动信号进行复位。

具体的，所述上拉节点下拉电路可以包括第一上拉节点下拉晶体管和第二上拉节点下拉晶体管，所述输出下拉电路可以包括第一输出下拉晶体管和第二输出下拉晶体管；

所述第一上拉节点下拉晶体管的控制极与所述第一下拉节点电连接，所述第一上拉节点下拉晶体管的第一极与所述上拉节点电连接，所述第一上拉节点下拉晶体管的第二极与所述第一电压端电连接；

所述第二上拉节点下拉晶体管的控制极与所述第二下拉节点电连接，所述第二上拉节点下拉晶体管的第一极与所述上拉节点电连接，所述第二上拉节点下拉晶体管的第二极与所述第一电压端电连接；

所述第一输出下拉晶体管的控制极与所述第一下拉节点电连接，所述第一输出下拉晶体管的第一极与所述栅极驱动信号输出端电连接，所述第一输出下拉晶体管的第二极与所述第二电压端电连接；

所述第二输出下拉晶体管的控制极与所述第二下拉节点电连接，所述第二输出下拉晶体管的第一极与所述栅极驱动信号输出端电连接，所述第二输出下拉晶体管的第二极与所述第二电压端电连接。

在具体实施时，所述第一上拉节点下拉晶体管、所述第二上拉节点下拉晶体管、所述第一输出下拉晶体管和所述第二输出下拉晶体管都为n型晶体管，所述偏置电压信号的电压值小于第一电压，所述偏置电压信号的电压值小于第二电压；或者，

所述第一上拉节点下拉晶体管、所述第二上拉节点下拉晶体管、所述第一输出下拉晶体管和所述第二输出下拉晶体管都为p型晶体管，所述偏置电压信号的电压值大于第一电压，所述偏置电压信号的电压值大于第二电压；

所述第一电压端用于输入第一电压信号，所述第一电压信号的电压值为所述第一电压；所述第二电压端用于输入第二电压信号，所述第二电压信号的电压值为所述第二电压。

在本发明实施例中，所述第一电压端可以为第一低电压端，所述第二电压端可以为第二低电压端，但不以此为限。

在具体实施时，所述偏置电压信号可以为第三低电压信号，该第三低电压信号的电位为第三低电压，但不以此为限。

如图10所示，在图9所示的移位寄存器单元的实施例的基础上，所述上拉节点下拉电路41可以包括第一上拉节点下拉晶体管m10o和第二上拉节点下拉晶体管m10e，所述输出下拉电路42可以包括第一输出下拉晶体管m11o和第二输出下拉晶体管m11e；

所述第一上拉节点下拉晶体管m10o的栅极与所述第一下拉节点pdo电连接，所述第一上拉节点下拉晶体管m10o的漏极与所述上拉节点pu电连接，所述第一上拉节点下拉晶体管m10o的源极接入第一低电压vgl1；

所述第二上拉节点下拉晶体管m10e的栅极与所述第二下拉节点pde电连接，所述第二上拉节点下拉晶体管m10e的漏极与所述上拉节点pu电连接，所述第二上拉节点下拉晶体管m10e的源极接入所述第一低电压vgl1；

所述第一输出下拉晶体管m11o的栅极与所述第一下拉节点pdo电连接，所述第一输出下拉晶体管m11o的漏极与所述栅极驱动信号输出端output电连接，所述第一输出下拉晶体管m11o的源极接入第二低电压vgl2；

所述第二输出下拉晶体管m11e的栅极与所述第二下拉节点pde电连接，所述第二输出下拉晶体管m11e的漏极与所述栅极驱动信号输出端output电连接，所述第二输出下拉晶体管m11e的源极接入所述第二低电压vgl2。

在图10所示的移位寄存器单元的实施例中，m10o、m10e、m11o和m11e都为n型薄膜晶体管，但不以此为限。

在图10所示的移位寄存器单元的实施例中，vgl3可以小于vgl1，vgl3可以小于vgl2，但不以此为限。

如图10所示的移位寄存器单元的实施例在工作时，

当pdo的电位为高电平时，pde的电位为低电平，此时cke的电位为低电平，cko的电位为高电平，mp关断，mq打开，以使得pde的电位为vgl3，从而m11e的栅源电压和m10e的栅源电压小于0，使得m11e和m10e处于反向偏置状态；此时，m11o和m10o打开，会使得m11o的阈值电压和m10o的阈值电压会正向漂移；

当pdo的电位为低电平时，pde的电位为高电平，此时cke的电位为高电平，cko的电位为低电平，mp打开，mq关断，以使得pdo的电位为vgl3，从而m11o的栅源电压和m10o的栅源电压小于0，使得m11o和m10o处于反向偏置状态；此时，m11e和m10e打开，会使得m11e的阈值电压和m10e的阈值电压会正向漂移。

在本发明实施例中，显示周期可以包括多个显示时间，每一显示时间可以包括依次设置的第一显示时间段和第二显示时间段；

在第一显示时间段，pdo的电位为高电压，pde的电位为低电压；

在第二显示时间段，pdo的电位为低电压，pdo的电位为高电压；

所述第一显示时间段持续的时间可以大于或等于2秒而小于或等于3秒，所述第二显示时间段持续的时间可以大于或等于2秒而小于或等于3秒，但不以此为限。

具体的，本发明所述的移位寄存器单元还可以包括进位信号下拉电路；

所述进位信号下拉电路分别与所述第一下拉节点、所述第二下拉节点、进位信号输出端和第三电压端电连接，用于在所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端连通。

在本发明实施例中，所述第三电压端可以为第一低电压端，但不以此为限。

在图9所示的移位寄存器单元的实施例的基础上，如图11所示，本发明实施例所述的移位寄存器单元的实施例还可以包括进位信号下拉电路110；

所述进位信号下拉电路110分别与所述第一下拉节点pdo、所述第二下拉节点pde、进位信号输出端oc和第一低电压端电连接，用于在所述第一下拉节点的电位pdo和所述第二下拉节点pde的电位的控制下，控制所述进位信号输出端oc接入第一低电压vgl1。

在具体实施时，本发明实施例所述的移位寄存器单元的实施例还可以包括进位信号下拉电路110，所述进位信号下拉电路110在所述第一下拉节点的电位pdo和所述第二下拉节点pde的电位的控制下，控制对所述进位信号输出端oc输出的进位信号进行复位。

具体的，所述进位信号下拉电路可以包括第一进位信号下拉晶体管和第二进位信号下拉晶体管；

所述第一进位信号下拉晶体管的控制极与所述第一下拉节点电连接，所述第一进位信号下拉晶体管的第一极与所述进位信号输出端电连接，所述第一进位信号下拉晶体管的第二极与所述第三电压端电连接；

所述第二进位信号下拉晶体管的控制极与所述第二下拉节点电连接，所述第二进位信号下拉晶体管的第一极与所述进位信号输出端电连接，所述第二进位信号下拉晶体管的第二极与所述第三电压端电连接。

在具体实施时，所述第一进位信号下拉晶体管和所述第二进位信号下拉晶体管都为n型晶体管，所述偏置电压信号的电压值小于第三电压；或者，

所述第一进位信号下拉晶体管和所述第二进位信号下拉晶体管都为p型晶体管，所述偏置电压信号的电压值大于第三电压；

所述第三电压端用于输入第三电压信号，所述第三电压信号的电压值为所述第三电压。

具体的，本发明所述的移位寄存器单元还可以包括第一下拉节点控制电路和第二下拉节点控制电路；

所述第一下拉节点控制电路分别与第一控制电压端、上拉节点、所述第一下拉节点和第四电压端电连接，用于在所述第一控制电压端提供的第一控制电压和所述上拉节点的电位的控制下，控制所述第一下拉节点的电位；

所述第二下拉节点控制电路分别与第二控制电压端、上拉节点、所述第二下拉节点和第四电压端电连接，用于在所述第二控制电压端提供的第二控制电压和所述上拉节点的电位的控制下，控制所述第二下拉节点的电位；

所述第一控制时钟信号端为所述第二控制电压端，所述第二控制时钟信号端为所述第一控制电压端。

在具体实施时，所述第四电压端可以为第一电压端，但不以此为限。

在具体实施时，本发明所述的移位寄存器单元还可以包括第一下拉节点控制电路和第二下拉节点控制电路，第一下拉节点控制电路在第一控制电压和上拉节点的电位的控制下，控制第一下拉节点的电位，第二下拉节点控制电路在第二控制电压和上拉节点的电位的控制下，控制第二下拉节点的电位。

并在本发明实施例中，所述第一控制时钟信号端可以为第二控制电压端，所述第二控制时钟信号端可以为第一控制电压端，但不以此为限。

在具体实施时，如图12所示，第一下拉节点控制电路121可以包括第一下拉节点控制晶体管m9o、第二下拉节点控制晶体管m8o、第三下拉节点控制晶体管m5o和第四下拉节点控制晶体管m6o，其中，

m9o的栅极和m9o漏极都接入第一控制电压vddo，m9o的源极与第一下拉控制节点pdcno电连接；

m8o的栅极与上拉节点pu电连接，m8o的漏极与所述第一下拉控制节点pdcno电连接，m8o的源极接入第一低电压vgl1；

m5o的栅极与所述第一下拉控制节点pdcno电连接，m5o的源极接入第一控制电压vddo，m5o的漏极与第一下拉节点pdo电连接；

m6o的栅极与上拉节点pu电连接，m6o的漏极与第一下拉节点pdo电连接，m6o的源极接入第一低电压vgl1；

第二下拉节点控制电路122可以包括第五下拉节点控制晶体管m9e、第六下拉节点控制晶体管m8e、第七下拉节点控制晶体管m5e和第八下拉节点控制晶体管m6e，其中，

m9e的栅极和m9e漏极都接入第二控制电压vdde，m9e的源极与第二下拉控制节点pdcne电连接；

m8e的栅极与上拉节点pu电连接，m8e的漏极与所述第二下拉控制节点pdcne电连接，m8e的源极接入第一低电压vgl1；

m5e的栅极与所述第二下拉控制节点pdcne电连接，m5e的源极接入第二控制电压vdde，m5e的漏极与第二下拉节点pde电连接；

m6e的栅极与上拉节点pu电连接，m6e的漏极与第二下拉节点pde电连接，m6e的源极接入第一低电压vgl1。

在图12所示的第一下拉节点控制电路121和第二下拉节点控制电路122的实施例中，各晶体管都为n型薄膜晶体管，但不以此为限。

在图12所示的实施例中，m8o的宽长比大于m9o的宽长比，m6o的宽长比大于m5o的宽长比，m8e的宽长比大于m9e的宽长比，m6e的宽长比大于m5e的宽长比，但不以此为限。

具体的，本发明实施例所述的移位寄存器单元还可以包括上拉节点控制电路和栅极驱动输出电路，其中，

所述上拉节点控制电路用于控制上拉节点的电位；

所述栅极驱动输出电路用于在上拉节点的电位的控制下，控制栅极驱动信号输出端输出的栅极驱动信号。

在具体实施时，所述上拉节点控制电路可以包括输入晶体管、复位晶体管和起始晶体管；

所述输入晶体管的控制极和所述输入晶体管的第一极与输入端电连接，所述输入晶体管的第二极与上拉节点电连接；

所述复位晶体管的控制极与复位端电连接，所述复位晶体管的第一极与所述上拉节点电连接，所述复位晶体管的第二极接入第一低电压；

所述起始晶体管的控制极与起始端电连接，所述起始晶体管的第一极与所述上拉节点电连接，所述起始晶体管的第二极接入第一低电压；

所述栅极驱动输出电路包括输出晶体管和存储电容；

所述输出晶体管的控制极与所述上拉节点电连接，所述输出晶体管的第一极与第一时钟信号端电连接，所述输出晶体管的第二极与栅极驱动信号输出端电连接；所述第一时钟信号端用于提供第一时钟信号；

所述存储电容的第一端与所述上拉节点电连接，所述存储电容的第二端与所述栅极驱动信号输出端电连接。

在本发明实施例中，所述输入端可以与相邻上一级栅极驱动信号输出端或相邻上一级进位信号输出端电连接，所述复位端可以与相邻下一级栅极驱动信号输出端或相邻下一级进位信号输出端电连接，但不以此为限。

当本发明实施例所述的移位寄存器单元还包括进位信号输出端时，本发明实施例所述的移位寄存器单元还可以包括进位信号输出电路，所述进位信号输出电路用于在上拉节点的电位的控制下，控制进位信号输出端输出的进位信号。

具体的，所述进位信号输出电路可以包括进位信号输出晶体管；

所述进位信号输出晶体管的控制极与上拉节点电连接，所述进位信号输出晶体管的第一极与所述第一时钟信号端电连接，所述进位信号输出晶体管的第二极与所述进位信号输出端电连接。

下面通过具体实施例来说明本发明所述的移位寄存器单元。

如图13所示，本发明所述的移位寄存器单元的一具体实施例包括上拉节点控制电路、栅极驱动输出电路、进位信号输出电路、偏置控制电路、上拉节点下拉电路、输出下拉电路、进位信号下拉电路、第一下拉节点控制电路、第二下拉节点控制电路、上拉节点控制电路、栅极驱动输出电路和进位信号输出电路；

所述偏置控制电路包括第一偏置控制晶体管mp和第二偏置控制晶体管mq；

所述第一偏置控制晶体管mp的栅极接入第二控制电压vdde，所述第一偏置控制晶体管mp的源极与第一下拉节点pdo电连接，所述第一偏置控制晶体管mp的漏极与第一偏置电压端vp1电连接；

所述第二偏置控制晶体管mq的栅极接入第一控制电压vddo，所述第二偏置控制晶体管mq的源极与所述第二下拉节点pde电连接，所述第二偏置控制晶体管mq的漏极与所述第二偏置电压端vp2电连接；

所述上拉节点下拉电路包括第一上拉节点下拉晶体管m10o和第二上拉节点下拉晶体管m10e，所述输出下拉电路可以包括第一输出下拉晶体管m11o和第二输出下拉晶体管m11e；

所述第一上拉节点下拉晶体管m10o的栅极与所述第一下拉节点pdo电连接，所述第一上拉节点下拉晶体管m10o的漏极与所述上拉节点pu电连接，所述第一上拉节点下拉晶体管m10o的源极接入第一低电压vgl1；

所述第二上拉节点下拉晶体管m10e的栅极与所述第二下拉节点pde电连接，所述第二上拉节点下拉晶体管m10e的漏极与所述上拉节点pu电连接，所述第二上拉节点下拉晶体管m10e的源极接入所述第一低电压vgl1；

所述第一输出下拉晶体管m11o的栅极与所述第一下拉节点pdo电连接，所述第一输出下拉晶体管m11o的漏极与所述栅极驱动信号输出端output电连接，所述第一输出下拉晶体管m11o的源极接入第二低电压vgl2；

所述第二输出下拉晶体管m11e的栅极与所述第二下拉节点pde电连接，所述第二输出下拉晶体管m11e的漏极与所述栅极驱动信号输出端output电连接，所述第二输出下拉晶体管m11e的源极接入所述第二低电压vgl2；

所述进位信号下拉电路包括第一进位信号下拉晶体管m17o和第二进位信号下拉晶体管m17e；

所述第一进位信号下拉晶体管m17o的栅极与所述第一下拉节点pdo电连接，所述第一进位信号下拉晶体管m17o的漏极与所述进位信号输出端oc电连接，所述第一进位信号下拉晶体管m17o的源极接入第一低电压vgl1；

所述第二进位信号下拉晶体管m17e的栅极与所述第二下拉节点pde电连接，所述第二进位信号下拉晶体管m17e的漏极与所述进位信号输出端oc电连接，所述第二进位信号下拉晶体管m17e的源极接入第一低电压vgl1；

第一下拉节点控制电路包括第一下拉节点控制晶体管m9o、第二下拉节点控制晶体管m8o、第三下拉节点控制晶体管m5o和第四下拉节点控制晶体管m6o，其中，

m9o的栅极和m9o漏极都接入第一控制电压vddo，m9o的源极与第一下拉控制节点pdcno电连接；

m8o的栅极与上拉节点pu电连接，m8o的漏极与所述第一下拉控制节点pdcno电连接，m8o的源极接入第一低电压vgl1；

m5o的栅极与所述第一下拉控制节点pdcno电连接，m5o的源极接入第一控制电压vddo，m5o的漏极与第一下拉节点pdo电连接；

m6o的栅极与上拉节点pu电连接，m6o的漏极与第一下拉节点pdo电连接，m6o的源极接入第一低电压vgl1；

第二下拉节点控制电路包括第五下拉节点控制晶体管m9e、第六下拉节点控制晶体管m8e、第七下拉节点控制晶体管m5e和第八下拉节点控制晶体管m6e，其中，

m9e的栅极和m9e漏极都接入第二控制电压vdde，m9e的源极与第二下拉控制节点pdcne电连接；

m8e的栅极与上拉节点pu电连接，m8e的漏极与所述第二下拉控制节点pdcne电连接，m8e的源极接入第一低电压vgl1；

m5e的栅极与所述第二下拉控制节点pdcne电连接，m5e的源极接入第二控制电压vdde，m5e的漏极与第二下拉节点pde电连接；

m6e的栅极与上拉节点pu电连接，m6e的漏极与第二下拉节点pde电连接，m6e的源极接入第一低电压vgl1；

所述上拉节点控制电路包括输入晶体管m1、复位晶体管m2和起始晶体管m13；

所述输入晶体管m1的栅极和所述输入晶体管m1的漏极与输入端input电连接，所述输入晶体管m1的源极与上拉节点pu电连接；

所述复位晶体管m2的栅极与复位端reset电连接，所述复位晶体管m2的漏极与所述上拉节点pu电连接，所述复位晶体管m2的源极接入第一低电压vgl1；

所述起始晶体管m13的栅极与起始端stv0电连接，所述起始晶体管m13的漏极与所述上拉节点pu电连接，所述起始晶体管m13的源极接入第一低电压vgl1；

所述栅极驱动输出电路包括输出晶体管m3和存储电容c1；

所述输出晶体管m3的栅极与所述上拉节点pu电连接，所述输出晶体管m3的漏极与第一时钟信号端电连接，所述输出晶体管m3的源极与栅极驱动信号输出端output电连接；所述第一时钟信号端用于提供第一时钟信号clk；

所述存储电容c1的第一端与所述上拉节点pu电连接，所述存储电容c1的第二端与所述栅极驱动信号输出端output电连接；

所述进位信号输出电路包括进位信号输出晶体管m15；

所述进位信号输出晶体管m15的栅极与上拉节点pu电连接，所述进位信号输出晶体管m15的漏极与所述第一时钟信号端电连接，所述进位信号输出晶体管的源极与所述进位信号输出端oc电连接。

在图13所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

在图13所示的移位寄存器单元的实施例中，vgl3小于vgl1，并且，vgl3小于vgl2。

如图14所示，vddo和vdde相互反相；

在第一显示时间段s1，vddo为高电压vgh，vdde为第一低电压vgl1；在第二显示时间段s2，vddo为第一低电压vgl1，vdde为高电压vgh。

如图15所示，第一显示时间段包括第一输入阶段s11、第一输出阶段s12、第一复位阶段s13和第一输出截止保持阶段s14；

在第一显示时间段，vddo为高电压vgh，vdde为第一低电压vgl1，mp关断，mq打开，使得pde的电位为vgl3，由于vgl3小于vgl1，vgl3小于vgl2，因此在第一显示时间段s1，m10e、m11e和m17e处于反向偏置状态；

在第一输入阶段s11，input输入高电平，pu的电位被拉高，pdo的电位被拉低；m3和m15都打开，此时clk的电位为vgl1，则output和oc都输出vgl1；

在第一输出阶段s12，pu的电位被c1自举拉高，pdo的电位持续被拉低，m3和m15都打开，此时clk的电位为vgh，output和oc都输出vgh；

在第一复位阶段s13，reset输入高电平，m2打开，以将pu的电位拉低至vgl1，pdo的电位被vddo拉高至vgh，m10o、m11o和m17o都打开，以控制output输出vgl2，oc输出vgl1，并进一步控制pdo的电位为vgl1；

在第一输出截止保持阶段s14，input和reset都输入低电平，pu的电位维持为低电平，pdo的电位被vddo拉高至vgh，m10o、m11o和m17o都打开，以控制output输出vgl2，oc输出vgl1，并进一步控制pdo的电位为vgl1；

如图16所示，第二显示时间段包括第二输入阶段s21、第二输出阶段s22、第二复位阶段s23和第二输出截止保持阶段s24；

在第二显示时间段，vdde为高电压vgh，vddo为第一低电压vgl1，mp打开，mq关断，使得pdo的电位为vgl3，由于vgl3小于vgl1，vgl3小于vgl2，因此在第二显示时间段s2，m10o、m11o和m17o处于反向偏置状态；

在第二输入阶段s21，input输入高电平，pu的电位被拉高，pde的电位被拉低；m3和m15都打开，此时clk的电位为vgl1，则output和oc都输出vgl1；

在第二输出阶段s22，pu的电位被c1自举拉高，pde的电位持续被拉低，m3和m15都打开，此时clk的电位为vgh，output和oc都输出vgh；

在第二复位阶段s23，reset输入高电平，m2打开，以将pu的电位拉低至vgl1，pde的电位被vdde拉高至vgh，m10e、m11e和m17e都打开，以控制output输出vgl2，oc输出vgl1，并进一步控制pde的电位为vgl1；

在第二输出截止保持阶段s24，input和reset都输入低电平，pu的电位维持为低电平，pde的电位被vdde拉高至vgh，m10e、m11e和m17e都打开，以控制output输出vgl2，oc输出vgl1，并进一步控制pde的电位为vgl1。

由图13所示的移位寄存器单元的实施例的工作过程可知，

在第一显示时间段s1，m10e、m11e和m17e处于反向偏置状态，m10e的栅源电压等于vgl3-vgl1，m11e的栅源电压等于vgl3-vgl2，m17e的栅源电压等于vgl3-vgl1，由于vgl3小于vgl1，并vgl3小于vgl2，则m10e的栅源电压小于m10e的阈值电压，m11e的栅源电压小于m11e的阈值电压，m17e的栅源电压小于m17e的阈值电压，可以对m10e的阈值电压、m11e的阈值电压和m17e的阈值电压进行反向补偿；

在第一显示阶段s1包括的第一复位阶段s11和第一输出截止保持阶段s12，m10o、m11o和m17o都打开，对pu、oc和output正常降噪；

在第二显示时间段s2，m10o、m11o和m17o处于反向偏置状态，m10o的栅源电压等于vgl3-vgl1，m11o的栅源电压等于vgl3-vgl2，m17o的栅源电压等于vgl3-vgl1，由于vgl3小于vgl1，并vgl3小于vgl2，则m10o的栅源电压小于m10o的阈值电压，m11o的栅源电压小于m11o的阈值电压，m17o的栅源电压小于m17o的阈值电压，可以对m10o的阈值电压、m11o的阈值电压和m17o的阈值电压进行反向补偿；

在第二显示阶段s2包括的第二复位阶段s21和第二输出截止保持阶段s22，m10e、m11e和m17e都打开，对pu、oc和output正常降噪；

这样的话，m11o的阈值电压、m11o的阈值电压、m17o的阈值电压、m11e的阈值电压、m11e的阈值电压和m17e的阈值电压都不会大幅度漂移。

如图17所示，所述第一偏置控制晶体管mp和所述第二偏置控制晶体管mq可以设置于靠近m10o和m10e；

如图18所示，所述第一偏置控制晶体管mp和所述第二偏置控制晶体管mq可以设置于靠近m17o和m17e；

如图17和图18所示，与图13相比，mp和mq的连接关系不变，变化的仅是mp和mq的设置位置。

本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。

本发明实施例提供了一种新型的栅极驱动电路，可以改善栅极驱动电路中的tft(薄膜晶体管，tft可以包括非晶硅tft和氧化物tft)在信赖性过程中阈值电压漂移而导致的显示异常问题，提高栅极驱动电路的使用寿命。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。