GOA单元及其驱动方法、GOA驱动电路、显示装置与流程

本申请涉及显示技术领域，具体为一种goa单元及其驱动方法、goa驱动电路、显示装置。

背景技术：

有源矩阵有机发光二极管(activematrixorganiclightemittingdiode；amoled)显示面板相比于以往的液晶显示器来说，具有响应速度快、无需背光灯、对比度更高、整体结构轻薄、视角广阔以及柔性等优点，具有更为广阔的应用前景。

在amoled显示面板中，往往需要设计专门的像素电路，来将控制信号转换为oled器件发光所需的电流信号。传统的低温多晶硅(ltps)型p硅半导体器件，使用p型的低温多晶硅薄膜晶体管进行像素电路的设计。氧化物薄膜晶体管具有比ltps更低的漏电流，如果将其引入到像素电路中，能够提高像素的电压保持率，从而提高低频显示性能。

传统的ltps薄膜晶体管为p型薄膜晶体管，而氧化物薄膜晶体管一般为n型薄膜晶体管，因此，在同时设置有ltps薄膜晶体管和氧化物薄膜晶体管的显示屏(即低温多晶硅氧化物显示屏)中，需要goa(gatedriveronarray，栅极驱动)电路同时输出驱动n型薄膜晶体管的正电压脉冲信号和驱动p型薄膜晶体管的负电压脉冲信号。但是，申请人发现，现有的goa电路存在输出波形有肩峰，较不平滑的问题。

技术实现要素：

有鉴于此，本申请提供一种goa单元及其驱动方法、goa驱动电路、显示装置，用于解决现有技术中由于goa电路存在输出波形有肩峰，较不平滑的技术问题。

为了解决上述问题，本申请实施例主要提供如下技术方案：

在第一方面中，本申请实施例公开了一种goa单元，包括：

前端goa单元，分别与第一时钟信号端、第一电源电压端、第二电源电压端、帧起始信号输入端、信号输入端和负电压输出端电连接，用于在所述信号输入端和所述第一时钟信号端的控制下，将所述信号输入端输出的低电平信号输出到所述负电压输出端，所述负电压输出端为所述goa单元的第一输出端；

反相器电路，分别与所述负电压输出端、第二时钟信号端、所述第一电源电压端、所述第二电源电压端和正电压输出端电连接，用于在所述负电压输出端和所述第二时钟信号端的控制下，将所述第一电源电压端输出的高电平信号输出到所述正电压输出端，所述正电压输出端为所述goa单元的第二输出端；以及，在所述第二时钟信号端的控制下，将所述第二电源电压端输出的低电平信号输出到所述正电压输出端。

可选地，所述反相器电路包括输出控制电路、第一晶体管和第二晶体管；

所述输出控制电路，分别与所述负电压输出端、所述第一电源电压端、所述正电压输出端、所述第二电源电压端、所述第二时钟信号端和所述第一晶体管的控制端电连接，用于在所述负电压输出端和所述第二时钟信号端的控制下，将所述第一电源电压端输出的高电平信号输出到所述正电压输出端；

所述第一晶体管的控制端与所述第二晶体管的第一极电连接，第一极与所述第二电源电压端连接，第二极与所述正电压输出端连接；

所述第二晶体管的控制端与第二极均与所述正电压输出端连接；

所述第一晶体管和所述第二晶体管，用于在所述第二时钟信号端的控制下，将所述第二电源电压端输出的低电平信号输出到所述正电压输出端。

可选地，所述输出控制电路包括第三晶体管、第四晶体管和第五晶体管；

所述第三晶体管的控制端与所述负电压输出端连接，第一极与所述第一电源电压端连接，第二极与所述正电压输出端连接；

所述第四晶体管的控制端与所述负电压输出端连接，第一极与所述第一电源电压端连接，第二极分别与所述第一晶体管的控制端和所述第二晶体管的第一极连接；

所述第五晶体管的控制端与所述第二时钟信号端连接，第一极与所述第二电源电压端连接，第二极分别与所述第一晶体管的控制端和所述第二晶体管的第一极连接。

可选地，所述前端goa单元包括输入电路、输出电路、上拉控制电路和上拉电路；

所述输入电路，分别与所述第一时钟信号端、所述帧起始信号输入端和下拉节点连接，用于在所述第一时钟信号端的控制下，将所述帧起始信号输入端输出的低电平信号输出到所述下拉节点，以将所述下拉节点的电位拉低；

所述上拉控制电路，分别与所述第一时钟信号端、所述第二电源电压端、上拉节点、所述下拉节点、所述信号输入端和所述上拉电路连接，用于在所述第一时钟信号端、所述信号输入端和所述下拉节点的控制下，将低电平电压信号输出到所述上拉节点，以将所述上拉节点的电位拉低，控制所述上拉电路进行操作；以及，在所述第一时钟信号端、所述信号输入端和所述下拉节点的控制下，将高电平电压信号输出到所述上拉节点，以将所述上拉节点的电位拉高，控制所述上拉电路不进行操作；

所述上拉电路，分别与所述上拉节点、所述第一电源电压端、所述上拉控制电路和所述负电压输出端连接，用于在所述上拉节点的控制下，将所述第一电源电压端输出的高电平信号输出到所述负电压输出端；

所述输出电路，分别与所述第二电源电压端、所述下拉节点、所述信号输入端、所述上拉电路和所述负电压输出端连接，用于在所述下拉节点和所述上拉节点的控制下，将所述信号输入端输出的低电平信号输出到所述负电压输出端。

可选地，所述输入电路包括第六晶体管；所述输出电路包括第七晶体管、第八晶体管和第一电容；

所述第六晶体管的控制端与所述第一时钟信号端连接，第一极与所述帧起始信号输入端连接，第二极与所述下拉节点连接；

所述第七晶体管的控制端分别与所述第八晶体管的第二极和所述第一电容的一端连接，第一极分别与所述负电压输出端和所述上拉电路连接，第二极与所述信号输入端连接；

所述第八晶体管的控制端与所述第二电源电压端连接，第一极与所述下拉节点连接，第二极与所述第七晶体管的控制端连接；

所述第一电容的另一端与所述负电压输出端连接。

可选地，所述上拉控制电路包括：第九晶体管、第十晶体管和第十一晶体管；

所述第九晶体管的控制端与所述下拉节点连接，第一极分别与所述第十晶体管的第二极和所述上拉节点连接，第二极与所述第一时钟信号端连接；

所述第十晶体管的控制端与所述第一时钟信号端连接，第一极与所述第二电源电压端连接，第二极与所述上拉节点连接；

所述第十一晶体管的控制端与所述信号输入端连接，第一极与所述上拉电路连接，第二极与所述下拉节点连接。

可选地，所述上拉电路包括：第十二晶体管、第十三晶体管和第二电容；

所述第十二晶体管的控制端分别与所述上拉节点和所述第二电容的一端连接，第一极与所述第一电源电压端连接，第二极与所述负电压输出端连接；

所述第十三晶体管的控制端与上拉节点连接，第一极与所述第一电源电压端连接，第二极与所述上拉控制电路连接；

所述第二电容的另一端与所述第一电源电压端连接。

在第二方面中，本申请实施例公开了一种goa驱动电路，包括级联的n个goa单元，每一个goa单元是第一方面所述的goa单元，其中n为大于等于2的整数。

在第三方面中，本申请实施例公开了一种显示装置，包括第二方面所述的goa驱动电路。

在第四方面中，本申请实施例公开了一种goa单元的驱动方法，用于第一方面所述的goa单元，包括：

接收所述信号输入端和所述第一时钟信号端的输出信号，驱动所述负电压输出端输出低电平信号；

接收所述负电压输出端和所述第二时钟信号端的输出信号，驱动所述正电压输出端输出高电平信号。

借由上述技术方案，本申请实施例提供的技术方案至少具有下列优点：

由于本申请实施例的goa单元包括：前端goa单元和反相器电路，前端goa单元能够在信号输入端和第一时钟信号端的控制下，将信号输入端输出的低电平信号输出到负电压输出端，负电压输出端为goa单元的第一输出端；反相器电路能够在负电压输出端和第二时钟信号端的控制下，将第一电源电压端输出的高电平信号输出到正电压输出端，正电压输出端为goa单元的第二输出端；以及，在第二时钟信号端的控制下，将第二电源电压端输出的低电平信号输出到正电压输出端；因此，本申请实施例中的goa单元能够同时输出驱动n型薄膜晶体管的正电压脉冲信号和驱动p型薄膜晶体管的负电压脉冲信号；且申请人通过实验仿真模拟得到，本申请实施例的goa单元与现有技术的goa单元相比，输出波形较平滑。

上述说明仅是本申请实施例技术方案的概述，为了能够更清楚了解本申请实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本申请实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请实施例的具体实施方式。

附图说明

通过阅读下文可选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出可选实施方式的目的，而并不认为是对本申请实施例的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1为本申请实施例的goa单元的结构框图；

图2为本申请实施例的goa单元的具体结构框图；

图3为本申请实施例的goa单元的电路图；

图4为图3的goa单元对应的时序图；

图5为本申请实施例的goa单元在第一阶段工作时的电路图；

图6为本申请实施例的goa单元在第二阶段工作时的电路图；

图7为本申请实施例的goa单元在第三阶段工作时的电路图；

图8为本申请实施例的goa单元在第四阶段工作时的电路图；

图9为本申请实施例的goa单元的驱动方法的流程图。

附图标记介绍如下：

1-goa单元；2-前端goa单元；3-反相器电路；31-输出控制电路；4-输入电路；5-输出电路；6-上拉控制电路；7-上拉电路。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

下面结合附图详细介绍本申请实施例提供的goa单元的具体电路，及其工作原理。

在第一方面中，如图1所示，本申请实施例公开了一种goa单元1。goa单元1包括：前端goa单元2和反相器电路3，前端goa单元2分别与第一时钟信号端ck、第一电源电压端vgh、第二电源电压端vgl、帧起始信号输入端stv、信号输入端cb和负电压输出端p-output电连接，用于在信号输入端cb和第一时钟信号端ck的控制下，将信号输入端cb输出的低电平信号输出到负电压输出端p-output，负电压输出端p-output为goa单元1的第一输出端。反相器电路3分别与负电压输出端p-output、第二时钟信号端ck1、第一电源电压端vgh、第二电源电压端vgl和正电压输出端n-output电连接，用于在负电压输出端p-output和第二时钟信号端ck1的控制下，将第一电源电压端vgh输出的高电平信号输出到正电压输出端n-output，正电压输出端n-output为goa单元1的第二输出端；以及，在第二时钟信号端ck1的控制下，将第二电源电压端vgl输出的低电平信号输出到正电压输出端n-output。

由于本申请实施例的goa单元1包括：前端goa单元2和反相器电路3，前端goa单元2能够在信号输入端cb和第一时钟信号端ck的控制下，将信号输入端cb输出的低电平信号输出到负电压输出端p-output，负电压输出端p-output为goa单元1的第一输出端；反相器电路3能够在负电压输出端p-output和第二时钟信号端ck1的控制下，将第一电源电压端vgh输出的高电平信号输出到正电压输出端n-output，正电压输出端n-output为goa单元1的第二输出端；以及，在第二时钟信号端ck1的控制下，将第二电源电压端vgl输出的低电平信号输出到正电压输出端n-output；因此，本申请实施例中的goa单元1能够同时输出驱动n型薄膜晶体管的正电压脉冲信号和驱动p型薄膜晶体管的负电压脉冲信号；且申请人通过实验仿真模拟得到，本申请实施例的goa单元1与现有技术的goa单元相比，输出波形较平滑。

需要说明的是，本申请实施例中第一输出端与低温多晶硅氧化物显示屏中设置的ltps薄膜晶体管的栅极连接，第一输出端输出低电平信号以驱动ltps薄膜晶体管；第二输出端与低温多晶硅氧化物显示屏中设置的氧化物薄膜晶体管的栅极连接，第二输出端输出高电平信号以驱动氧化物薄膜晶体管。

可选地，图2和图3分别示出了本申请实施例的goa单元的具体结构框图和电路图。如图2和图3所示，反相器电路3包括输出控制电路31、第一晶体管t10和第二晶体管t13。输出控制电路31，分别与负电压输出端p-output、第一电源电压端vgh、正电压输出端n-output、第二电源电压端vgl、第二时钟信号端ck1和第一晶体管t10的控制端电连接，用于在负电压输出端p-output和第二时钟信号端ck1的控制下，将第一电源电压端vgh输出的高电平信号输出到正电压输出端n-output。第一晶体管t10的控制端与第二晶体管t13的第一极电连接，第一极与第二电源电压端vgl连接，第二极与正电压输出端n-output连接。第二晶体管t13的控制端与第二极均与正电压输出端n-output连接。第一晶体管t10和第二晶体管t13，用于在第二时钟信号端ck1的控制下，将第二电源电压端vgl输出的低电平信号输出到正电压输出端n-output。

本申请实施例中，通过设置第二晶体管t13将正电压输出端n-output的输出波形反馈到第一晶体管t10的栅极，与设置电容的方式进行反馈相比，第二晶体管t13的设置能够使得第一晶体管t10更快的打开，使下降沿更加理想，从而使得输出波形较平滑。另外，为了模拟真实应用场景，本申请的发明人对本申请实施例中的goa单元进行了仿真模拟，正电压输出端n-output增加了40皮法的电容和40欧姆的电阻进行模拟，模拟得到的输出波形显示，goa单元能够输出更加陡峭的正向脉冲，且输出波形较平滑。

可选地，如图3所示，输出控制电路31包括第三晶体管t9、第四晶体管t11和第五晶体管t12。第三晶体管t9的控制端与负电压输出端p-output连接，第一极与第一电源电压端vgh连接，第二极与正电压输出端n-output连接。第四晶体管t11的控制端与负电压输出端p-output连接，第一极与第一电源电压端vgh连接，第二极分别与第一晶体管t10的控制端和第二晶体管t13的第一极连接。第五晶体管t12的控制端与第二时钟信号端ck1连接，第一极与第二电源电压端vgl连接，第二极分别与第一晶体管t10的控制端和第二晶体管t13的第一极连接。

可选地，继续参考图2和图3，前端goa单元2包括输入电路4、输出电路5、上拉控制电路6和上拉电路7。输入电路4，分别与第一时钟信号端ck、帧起始信号输入端stv和下拉节点n1连接，用于在第一时钟信号端ck的控制下，将帧起始信号输入端stv输出的低电平信号输出到下拉节点n1，以将下拉节点n1的电位拉低。输出电路5，分别与第二电源电压端vgl、下拉节点n1、信号输入端cb、上拉电路7和负电压输出端p-output连接，用于在下拉节点n1和上拉节点n2的控制下，将信号输入端cb输出的低电平信号输出到负电压输出端p-output。上拉控制电路6，分别与第一时钟信号端ck、第二电源电压端vgl、上拉节点n2、下拉节点n1、信号输入端cb和上拉电路7连接，用于在第一时钟信号端ck、信号输入端cb和下拉节点n1的控制下，将低电平电压信号输出到上拉节点n2，以将上拉节点n2的电位拉低，控制上拉电路7进行操作；以及，在第一时钟信号端ck、信号输入端cb和下拉节点n1的控制下，将高电平电压信号输出到上拉节点n2，以将上拉节点n2的电位拉高，控制上拉电路7不进行操作。上拉电路7，分别与上拉节点n2、第一电源电压端vgh、上拉控制电路6和负电压输出端p-output连接，用于在上拉节点n2的控制下，将第一电源电压端vgh输出的高电平信号输出到负电压输出端p-output。

可选地，如图3所示，输入电路4包括第六晶体管t1；输出电路5包括第七晶体管t5、第八晶体管t8和第一电容c1。第六晶体管t1的控制端与第一时钟信号端ck连接，第一极与帧起始信号输入端stv连接，第二极与下拉节点n1连接。第七晶体管t5的控制端分别与第八晶体管t8的第二极和第一电容c1的一端连接，第一极分别与负电压输出端p-output和上拉电路7连接，第二极与信号输入端cb连接。第八晶体管t8的控制端与第二电源电压端vgl连接，第一极与下拉节点n1连接，第二极与第七晶体管t5的控制端连接。第一电容c1的另一端与负电压输出端p-output连接。

可选地，继续参考图3，上拉控制电路6包括：第九晶体管t2、第十晶体管t3和第十一晶体管t7。第九晶体管t2的控制端与下拉节点n1连接，第一极分别与第十晶体管t3的第二极和上拉节点n2连接，第二极与第一时钟信号端ck连接。第十晶体管t3的控制端与第一时钟信号端ck连接，第一极与第二电源电压端vgl连接，第二极与上拉节点n2连接。第十一晶体管t7的控制端与信号输入端cb连接，第一极与上拉电路7连接，第二极与下拉节点n1连接。

可选地，继续参考图3，上拉电路7包括：第十二晶体管t4、第十三晶体管t6和第二电容c2。第十二晶体管t4的控制端分别与上拉节点n2和第二电容c2的一端连接，第一极与第一电源电压端vgh连接，第二极与负电压输出端p-output连接。第十三晶体管t6的控制端与上拉节点n2连接，第一极与第一电源电压端vgh连接，第二极与上拉控制电路6连接。第二电容c2的另一端与第一电源电压端vgh连接。

以下结合图4-图8对本申请实施例的goa单元的具体工作过程进行详细描述：

本申请实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，本申请具体实施例中所有的晶体管均以p型晶体管为例进行说明，当然，在实际设计时，也可以有部分晶体管设计为n型晶体管，或者全部的晶体管均设计为n型晶体管，本申请实施例并不对此做限定。

本申请实施例的goa单元包括四个不同的工作阶段，如图4所示，图中input为输入到帧起始信号输入端stv的时序，ck为输入到第一时钟信号端ck的时序，cb为输入到信号输入端的时序，ck1为输入到第二时钟信号端ck1的时序，poutput为负电压输出端p-output输出的波形，noutput为正电压输出端n-output输出的波形。

如图4和图5所示，在第一阶段p1中，前端goa单元中，由于第一时钟信号端ck输出低电平信号，信号输入端输出高电平信号，且帧起始信号输入端stv输出低电平信号，此时第六晶体管t1、第九晶体管t2、第十晶体管t3、第十二晶体管t4、第七晶体管t5、第十三晶体管t6和第八晶体管t8均处于打开状态，仅第十一晶体管t7处于关闭状态，此时，负电压输出端p-output输出高电平信号。反相器电路3中，由于第二时钟信号端ck1输出高电平信号，负电压输出端p-output输出高电平信号，此时第三晶体管t9、第四晶体管t11和第五晶体管t12均处于关闭状态，第一晶体管t10和第二晶体管t13处于打开状态，此时正电压输出端n-output输出低电平信号。由于负电压输出端p-output输出高电平信号，正电压输出端n-output输出低电平信号，此时低温多晶硅氧化物显示屏处于非显示工作状态。

如图4和图6所示，在第二阶段p2中，前端goa单元中，由于第一时钟信号端ck输出高电平信号，信号输入端输出低电平信号，此时第九晶体管t2、第七晶体管t5、第十一晶体管t7和第八晶体管t8均处于打开状态，第六晶体管t1、第十晶体管t3、第十二晶体管t4和第十三晶体管t6则处于关闭状态，此时负电压输出端p-output输出低电平信号。反相器电路3中，由于第二时钟信号端ck1输出高电平信号，负电压输出端p-output输出低电平信号，此时第三晶体管t9和第四晶体管t11均处于打开状态，而第一晶体管t10、第二晶体管t13和第五晶体管t12均处于关闭状态，此时正电压输出端n-output输出高电平信号。由于负电压输出端p-output输出低电平信号，正电压输出端n-output输出高电平信号，此时低温多晶硅氧化物显示屏处于显示工作状态。

如图4和图7所示，在第三阶段p3中，前端goa单元中，由于第一时钟信号端ck输出低电平信号，信号输入端输出高电平信号，此时第六晶体管t1、第十晶体管t3、第十二晶体管t4、第十三晶体管t6和第八晶体管t8均处于打开状态，第九晶体管t2、第七晶体管t5和第十一晶体管t7则处于关闭状态，此时负电压输出端p-output输出高电平信号。反相器电路3中，由于第二时钟信号端ck1输出低电平信号，负电压输出端p-output输出高电平信号，此时第一晶体管t10、第二晶体管t13和第五晶体管t12均处于打开状态，第三晶体管t9和第四晶体管t11均处于关闭状态，此时正电压输出端n-output输出低电平信号。在第三阶段p3中，第二晶体管t13能够将正电压输出端n-output输出的低电平信号的波形以较快的速度反馈至第一晶体管t10的栅极，从而使得第一晶体管t10能够快速打开响应，使得正电压输出端n-output输出波形的下降沿更加理想，减少正电压输出端n-output输出波形的肩峰。

如图4和图8所示，在第四阶段p4中，前端goa单元中，由于第一时钟信号端ck输出高电平信号，信号输入端输出低电平信号，此时第十二晶体管t4、第十三晶体管t6、第十一晶体管t7和第八晶体管t8均处于打开状态，第六晶体管t1、第十晶体管t3、第九晶体管t2和第七晶体管t5均处于断开状态，此时负电压输出端p-output输出高电平信号。反相器电路3中，由于第二时钟信号端ck1输出高电平信号，负电压输出端p-output输出高电平信号，此时第一晶体管t10和第二晶体管t13均处于打开状态，第三晶体管t9、第五晶体管t12和第四晶体管t11均处于断开状态，此时正电压输出端n-output输出低电平信号。由于负电压输出端p-output输出高电平信号，正电压输出端n-output输出低电平信号，此时低温多晶硅氧化物显示屏处于非显示工作状态。

基于同一发明构思，在第二方面中，本申请实施例公开了一种goa驱动电路，包括级联的n个goa单元1，每一个goa单元1是第一方面的goa单元1，其中n为大于等于2的整数，各个goa单元1的具体级联方式与现有技术类似，由于不涉及本申请的改进点，故这里不再赘述。

由于第二方面的goa驱动电路包括了第一方面的goa单元，使得第二方面的goa驱动电路具有与第一方面的goa单元相同的有益效果。因此，第二方面的goa驱动电路的有益效果不再重复赘述。

基于同一发明构思，在第三方面中，本申请实施例公开了一种显示装置，包括第二方面的goa驱动电路。由于第三方面的显示装置包括了第二方面的goa驱动电路，使得第三方面的显示装置具有与第二方面的goa驱动电路相同的有益效果。因此，第三方面的显示装置的有益效果不再重复赘述。

基于同一发明构思，在第四方面中，本申请实施例公开了一种goa单元1的驱动方法，用于第一方面的goa单元1。如图9所示，该驱动方法包括：

s101：接收信号输入端cb和第一时钟信号端ck的输出信号，驱动负电压输出端p-output输出低电平信号。

s102：接收负电压输出端p-output和第二时钟信号端ck1的输出信号，驱动正电压输出端n-output输出高电平信号。

在本申请实施例的驱动方法中，goa单元能够接收信号输入端cb和第一时钟信号端ck的输出信号，驱动负电压输出端p-output输出低电平信号；以及接收负电压输出端p-output和第二时钟信号端ck1的输出信号，驱动正电压输出端n-output输出高电平信号，这使得goa单元可以同时输出负压脉冲和正压脉冲，可用于低温多晶硅氧化物显示屏的驱动。

本申请实施例中goa单元的具体驱动工作过程已经在上面goa单元部分进行了介绍，这里不再赘述。

应用本申请实施例所获得的有益效果包括：

由于本申请实施例的goa单元1包括：前端goa单元2和反相器电路3，前端goa单元2能够在信号输入端cb和第一时钟信号端ck的控制下，将信号输入端cb输出的低电平信号输出到负电压输出端p-output，负电压输出端p-output为goa单元1的第一输出端；反相器电路3能够在负电压输出端p-output和第二时钟信号端ck1的控制下，将第一电源电压端vgh输出的高电平信号输出到正电压输出端n-output，正电压输出端n-output为goa单元1的第二输出端；以及，在第二时钟信号端ck1的控制下，将第二电源电压端vgl输出的低电平信号输出到正电压输出端n-output；因此，本申请实施例中的goa单元1能够同时输出驱动n型薄膜晶体管的正电压脉冲信号和驱动p型薄膜晶体管的负电压脉冲信号；且申请人通过实验仿真模拟得到，本申请实施例的goa单元1与现有技术的goa单元相比，输出波形较平滑。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。