栅极驱动电路的制作方法

本申请是申请人为友达光电股份有限公司，申请日为2017年5月5日，申请号为201710312866.x，发明名称为“栅极驱动电路”的发明专利申请的分案申请。

本发明涉及显示技术领域，具体而言，涉及一种适于高画面更新率(highframerate,hfr)的栅极驱动电路。

背景技术：

现有的显示装置包括数据驱动电路、栅极驱动电路以及多列像素，栅极驱动电路包括多个移位寄存器电路，移位寄存器电路用以输出多个驱动信号来驱动显示装置中的多列像素，被驱动的像素接收数据驱动电路所提供的显示数据并据以显示。而近年为了满足消费者的需求，显示装置的分辨率持续增加，也就是在单一帧(frame)的显示时间内，显示装置必须驱动更多的像素列。而增加的像素列意味着相关电子元件亦会对应增加，为了有效减少电子元件以及相应成本的增加，显示装置常见可配合多工器元件来进行像素列的驱动。然，当使用者的显示装置操作于高画面更新率(highframerate,hfr)的显示状态时，由于像素列的驱动速度需考量多工器元件的切换能力，因此使用多工器元件的显示装置常难以操作于高画面更新率(highframerate,hfr)的显示模式。

技术实现要素：

为了解决上述缺憾，本发明提出一种栅极驱动器实施例，所述栅极驱动器包括多个移位寄存器电路。第n级移位寄存器电路用以接收第n-4级驱动信号以及第一时钟信号，并输出第n级驱动信号。第n+1级移位寄存器电路用以接收第n-3级驱动信号以及第二时钟信号，并输出第n+1级驱动信号。第n+2级移位寄存器电路用以接收第n-2级驱动信号以及第三时钟信号，并输出第n+2级驱动信号。第n+3级移位寄存器电路用以接收第n-1级驱动信号以及第四时钟信号，并输出第n+3级驱动信号。第n+4级移位寄存器电路用以接收第n级驱动信号以及第二时钟信号，并输出第n+4级驱动信号。第n+5级移位寄存器电路用以接收第n+1级驱动信号以及第一时钟信号，并输出第n+5级驱动信号。第n+6级移位寄存器电路用以接收第n+2级驱动信号以及第四时钟信号(ck4)，并输出第n+6级驱动信号。第n+7级移位寄存器电路用以接收第n+3级驱动信号以及第三时钟信号，并输出第n+7级驱动信号，其中，n为大于零的正整数。

在某些实施例中，当该栅极驱动电路操作于第二模式且显示第一帧，第一时钟信号的电平改变时间早于第三时钟信号的电平改变时间，第三时钟信号的电平改变时间早于第二时钟信号的电平改变时间，第二时钟信号的电平改变时间早于第四时钟信号的电平改变时间，第三时钟信号的使能电平期间与第一时钟信号的使能电平期间部分重叠，第二时钟信号的使能电平期间与第三时钟信号的使能电平期间部分重叠，第四时钟信号的使能电平期间与第二时钟信号的使能电平期间部分重叠，第二时钟信号的使能电平期间与第一时钟信号的使能电平期间不重叠，第四时钟信号的使能电平期间与第三时钟信号的使能电平期间不重叠。当显示装置操作于第二模式且显示一第二帧，第二帧与第一帧为相邻，第二时钟信号的电平改变时间早于第四时钟信号的电平改变时间，第四时钟信号的电平改变时间早于第一时钟信号的电平改变时间，第一时钟信号的电平改变时间早于第三时钟信号的电平改变时间，第四时钟信号的使能电平期间与第二时钟信号的使能电平期间部分重叠，第一时钟信号的使能电平期间与第四时钟信号的使能电平期间部分重叠，第三时钟信号的使能电平期间与第一时钟信号的使能电平期间部分重叠，第二时钟信号的使能电平期间与第一时钟信号的使能电平期间不重叠，第四时钟信号的使能电平期间与第三时钟信号的使能电平期间不重叠。

本发明更提出另一种栅极驱动器实施例，所述栅极驱动器包括多个移位寄存器电路。第n级移位寄存器电路用以接收第n-2级驱动信号以及第一时钟信号，并输出第n级驱动信号。第n+1级移位寄存器电路，用以接收第n-1级驱动信号以及第二时钟信号，并输出第n+1级驱动信号。第n+2级移位寄存器电路用以接收第n级驱动信号以及第三时钟信号，并输出第n+2级驱动信号。第n+3级移位寄存器电路，用以接收第n+1级驱动信号以及第四时钟信号，并输出第n+3级驱动信号，其中，n为大于零的正整数。

在某些实施例中，当显示装置操作于第二模式且显示第一帧，第一时钟信号的电平改变时间早于第三时钟信号的电平改变时间，第三时钟信号的使能电平期间与第一时钟信号的使能电平期间不重叠。当显示装置操作于第二模式且显示第二帧，第二帧继续第一帧产生，第二时钟信号的电平改变时间早于第四时钟信号的电平改变时间，第二时钟信号的使能电平期间与第四时钟信号的使能电平期间不重叠。

本发明的栅极驱动电路实施例可以根据上述时钟信号而使现行显示装置可直接适用于较高的画面更新率。也就是应用本公开栅极驱动电路的显示装置可在具有多工器元件且不变动原始元件配置以及设计的情况下，操作于具有较高的画面更新率的显示模式。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例并配合说明书附图做详细说明如下。

附图说明

图1为本发明的显示装置的实施例示意图。

图2为本发明的栅极驱动电路实施例一示意图。

图3a为本发明栅极驱动电路实施例一的时序实施例示意图1。

图3b为本发明栅极驱动电路实施例一的时序实施例示意图2。

图3c为本发明栅极驱动电路实施例一的时序实施例示意图3。

图4为本发明的栅极驱动电路实施例二示意图。

图5a为本发明栅极驱动电路实施例二的时序实施例示意图1。

图5b为本发明栅极驱动电路实施例二的时序实施例示意图3。

图5c为本发明栅极驱动电路实施例二的时序实施例示意图2。

图6a为本发明使能信号以及禁能信号的时序实施例示意图1。

图6b为本发明使能信号以及禁能信号的时序实施例示意图2。

附图标记说明：

10显示装置

11数据驱动电路

12栅极驱动电路

121使能移位寄存器电路单元

122移位寄存器电路单元

123禁能移位寄存器电路单元

1211、1221、1231移位寄存器电路

13像素

ds显示数据

d1、d2…dm显示数据线

gn-2、gn-1、gn、gn+1…gn+r驱动信号

stv1、stv2使能信号

ck1、ck2、ck3、ck4时钟信号

ck11、ck21、ck31、ck41第一脉冲

ck12、ck22、ck32、ck42第二脉冲

vend1、vend2禁能信号

gn-4、gn-3、gn-2、gn-1、gn、gn+1、gn+2、gn+3、gn+4、gn+5、gn+6、gn+7、gn+8、gn+9、gn+10、gn+11驱动信号

sp、sp+1、sp+2、sp+3使能驱动信号

eq-3、eq-2、eq-1、eq禁能驱动信号

frame1、frame2、frame3帧

具体实施方式

请先参考图1，图1为显示装置10的实施例示意图，显示装置10例如为液晶显示器等电子装置。显示装置10包括数据驱动电路11、栅极驱动电路12以及多个像素13。数据驱动电路11与多个像素13电性耦接，数据驱动电路11用以接收多个准备显示的显示数据ds，并据以输出至对应的显示数据线d1、d2…dm，显示数据线d1、d2…dm传送显示数据ds至对应的多个像素13，其中，m为不为零的正整数。栅极驱动电路12与多个像素13电性耦接，栅极驱动电路12用以产生多个驱动信号，如图1所示的驱动信号gn-2、gn-1、gn、gn+1…gn+r，n与r为不为零的正整数，栅极驱动电路12并将驱动信号传送至对应的栅极线，使与栅极线电性耦接的像素13根据驱动信号决定是否接收并显示上述的显示数据ds。

请参考图2，图2为本发明的栅极驱动电路12实施例一示意图，栅极驱动电路12包括使能移位寄存器电路单元121、移位寄存器电路单元122以及禁能移位寄存器电路单元123。使能移位寄存器电路单元121用以接收第一使能信号stv1、第二使能信号stv2、第一时钟信号ck1、第三时钟信号ck2、第二时钟信号ck3以及第四时钟信号ck4，并根据第一使能信号stv1以及第二使能信号stv2输出多个使能驱动信号。移位寄存器电路单元122与使能移位寄存器电路单元121电性耦接，移位寄存器电路单元122用以接收上述的多个使能驱动信号以及多个时钟信号，以图2为例，移位寄存器电路单元122用以接收第一时钟信号ck1、第三时钟信号ck2、第二时钟信号ck3以及第四时钟信号ck4，移位寄存器电路单元122并用以输出多个驱动信号，以驱动对应的像素13。禁能移位寄存器电路单元123与移位寄存器电路单元122电性耦接，禁能移位寄存器电路单元123用以接收第一禁能信号vend1、第一禁能信号vend2、第一时钟信号ck1、第三时钟信号ck2、第二时钟信号ck3以及第四时钟信号ck4，禁能移位寄存器电路单元123并根据第一禁能信号vend1以及第二禁能信号vend2输出多个禁能驱动信号至移位寄存器电路单元122，结束当帧的像素13驱动。

在本实施例中，使能移位寄存器电路单元121可包括多个移位寄存器电路1211，如第p级移位寄存器电路、第p+1级移位寄存器电路、第p+2级移位寄存器电路以及第p+3级移位寄存器电路，p为大于零的正整数。第p级移位寄存器电路接收第一使能信号stv1以及第二时钟信号ck3，第p级移位寄存器电路根据第二时钟信号ck3输出第p级使能驱动信号sp，当第二时钟信号ck3为使能电平，第p级使能驱动信号sp为使能电平。第p+1级移位寄存器电路接收第二使能信号stv2以及第一时钟信号ck1，第p+1级移位寄存器电路并根据第一时钟信号ck1输出第p+1级使能驱动信号sp+1，当第一时钟信号ck1为使能电平，第p+1级使能驱动信号sp+1为使能电平。第p+2级移位寄存器电路接收第一使能信号stv1以及第四时钟信号ck4，第p+2级移位寄存器电路并根据第四时钟信号ck4输出第p+2级使能驱动信号sp+2，当第四时钟信号ck4为使能电平，第p+2级使能驱动信号sp+2为使能电平。第p+3级移位寄存器电路接收第二使能信号stv2以及第三时钟信号ck2，第p+3级移位寄存器电路并根据第三时钟信号ck2输出第p+3级使能驱动信号sp+3，当第四时钟信号ck4为使能电平，第p+3级使能驱动信号sp+3为使能电平。

在本实施例中，移位寄存器电路单元122包括多个移位寄存器电路1221，例如为至少八个移位寄存器电路，其包括第n级移位寄存器电路、第n+1级移位寄存器电路、第n+2级移位寄存器电路、第n+3级移位寄存器电路、第n+4级移位寄存器电路、第n+5级移位寄存器电路、第n+6级移位寄存器电路以及第n+7级移位寄存器电路。第n级移位寄存器电路接收第n-4级驱动信号gn-4以及第一时钟信号ck1，并根据第一时钟信号ck1输出第n级驱动信号gn。第n+1级移位寄存器电路用以接收第n-3级驱动信号gn-3以及第二时钟信号ck3，并根据第二时钟信号ck3输出第n+1级驱动信号gn+1。第n+2级移位寄存器电路用以接收第n-2级驱动信号gn-2以及第三时钟信号ck2，并根据第三时钟信号ck2输出第n+2级驱动信号gn+2。第n+3级移位寄存器电路用以接收第n-1级驱动信号gn-1以及第四时钟信号ck4，并根据第四时钟信号ck4输出第n+3级驱动信号gn+3。第n+4级移位寄存器电路用以接收第n级驱动信号gn以及第二时钟信号ck3，并根据第二时钟信号ck3输出第n+4级驱动信号gn+4。第n+5级移位寄存器电路用以接收第n+1级驱动信号gn+1以及第一时钟信号ck1，并根据第一时钟信号ck1输出第n+5级驱动信号gn+5。第n+6级移位寄存器电路用以接收第n+2级驱动信号gn+2以及第四时钟信号ck4，并根据第四时钟信号ck4输出第n+6级驱动信号gn+6。第n+7级移位寄存器电路用以接收第n+3级驱动信号gn+3以及第三时钟信号ck2，并根据第三时钟信号ck2输出第n+7级驱动信号gn+7。

在本实施例中，禁能移位寄存器电路单元123包括多个移位寄存器电路1231，如第q-3级移位寄存器电路、第q-2级移位寄存器电路、第q-1级移位寄存器电路以及第q级移位寄存器电路，q为大于零的正整数。第q-3级移位寄存器电路接收第一禁能信号vend1以及第一时钟信号ck1，第q-3级移位寄存器电路并根据第一时钟信号ck1输出第q-3级禁能驱动信号eq-3。第q-2级移位寄存器电路接收第二禁能信号vend2以及第二时钟信号ck3，第q-2级移位寄存器电路并根据第二时钟信号ck3输出第q-2级禁能驱动信号eq-2。第q-1级移位寄存器电路接收第一禁能信号vend1以及第三时钟信号ck2，第q-1级移位寄存器电路并根据第三时钟信号ck2输出第q-1级禁能驱动信号eq-1。第q级移位寄存器电路接收第二禁能信号vend2以及第四时钟信号ck4，第q级移位寄存器电路并根据第四时钟信号ck4输出第q级禁能驱动信号eq。

以下将以移位寄存器电路单元122包括八个移位寄存器电路(图2的第n级移位寄存器电路、第n+1级移位寄存器电路、第n+2级移位寄存器电路、第n+3级移位寄存器电路、第n+4级移位寄存器电路、第n+5级移位寄存器电路、第n+6级移位寄存器电路以及第n+7级移位寄存器电路)为例进一步说明本发明的栅极驱动电路12实施例。在本实施例中，第p级移位寄存器电路作为第n-4级移位寄存器电路，用以输出第n-4级驱动信号gn-4，第p+1级移位寄存器电路作为第n-3级移位寄存器电路，用以输出第n-3级驱动信号gn-3，第p+2级移位寄存器电路作为第n-2级移位寄存器电路，用以输出第n-2级驱动信号gn-2，第p+3级移位寄存器电路作为第n-1级移位寄存器电路，用以输出第n-1级驱动信号gn-1。第q-3级移位寄存器电路作为第n+8级移位寄存器电路，用以输出第n+8级驱动信号gn+8，第q-2级移位寄存器电路作为第n+9级移位寄存器电路，用以输出第n+9级驱动信号gn+9，第q-1级移位寄存器电路作为第n+10级移位寄存器电路，用以输出第n+10级驱动信号gn+10，第q级移位寄存器电路作为第n+11级移位寄存器电路，用以输出第n+11级驱动信号gn+11。

请先参考图3a，图3a为本发明的栅极驱动电路12实施例一操作于第一模式的时序示意图，所述第一模式例如为画面更新率为60hz的显示模式。每一时钟信号包括第一脉冲以及第二脉冲，第一时钟信号ck1的第一脉冲ck11电平改变时间早于第二时钟信号ck3的第一脉冲ck31电平改变时间，第二时钟信号ck3的第一脉冲ck31电平改变时间早于第三时钟信号ck2的第一脉冲ck21电平改变时间，第三时钟信号ck2的第一脉冲ck21电平改变时间早于第四时钟信号ck4的第一脉冲ck42电平改变时间，第二时钟信号ck3的第一脉冲ck31的使能电平期间与第一时钟信号ck1的第一脉冲ck11的使能电平期间部分重叠，第三时钟信号ck2的第一脉冲ck21的使能电平期间与第二时钟信号ck3的第一脉冲ck31使能电平期间部分重叠，第四时钟信号ck4的第一脉冲ck41的使能电平期间与第三时钟信号ck2的第一脉冲ck21的使能电平期间部分重叠，第三时钟信号ck2的第一脉冲ck21的使能电平期间与第一时钟信号ck1的第一脉冲ck11使能电平期间不重叠，第四时钟信号ck4的第一脉冲ck41使能电平期间与第二时钟信号ck3的第一脉冲ck31使能电平期间不重叠，第二时钟信号ck3的第二脉冲ck32电平改变时间早于第一时钟信号ck1的第二脉冲ck12电平改变时间，第一时钟信号ck1的第二脉冲ck12电平改变时间早于第四时钟信号ck4的第二脉冲ck42电平改变时间，第四时钟信号ck4的第二脉冲ck42电平改变时间早于第三时钟信号ck2的第二脉冲ck22电平改变时间，第一时钟信号ck1的第二脉冲ck12的使能电平期间与第二时钟信号ck3的第二脉冲ck32的使能电平期间部分重叠，第四时钟信号ck4的第二脉冲ck42的使能电平期间与第一时钟信号ck1的第二脉冲ck12使能电平期间部分重叠，第三时钟信号ck2的第二脉冲ck22的使能电平期间与第四时钟信号ck4的第二脉冲ck42的使能电平期间部分重叠，第三时钟信号ck2的第二脉冲ck22的使能电平期间与第一时钟信号ck1的第二脉冲ck12使能电平期间不重叠，第四时钟信号ck4的第二脉冲ck42使能电平期间与第二时钟信号ck3的第二脉冲ck32使能电平期间不重叠。

当显示装置10操作于第一模式且准备显示画面帧时，第一使能信号stv1以及第二使能信号stv2皆为使能，因此第p级移位寄存器电路、第p+1级移位寄存器电路、第p+2级移位寄存器电路以及第p+3级移位寄存器电路被使能，第p级移位寄存器电路在时间t1因为第二时钟信号ck3的第二脉冲ck32而使第n-4级驱动信号gn-4为使能电平，第p+1级移位寄存器电路在时间t2因为第一时钟信号ck1的第二脉冲ck12而使第n-3级驱动信号gn-3为使能电平，第p+2级移位寄存器电路在时间t3因为第四时钟信号ck4的第二脉冲ck42而使第n-2级驱动信号gn-2为使能电平，第p+3级移位寄存器电路在时间t4因为第三时钟信号ck2的第二脉冲ck22而使第n-1级驱动信号gn-1为使能电平。第n级移位寄存器电路因为第n-4级驱动信号gn-4而使能，在时间t5，当第一时钟信号ck1为第一脉冲ck11时，第n级移位寄存器电路使第n级驱动信号gn为使能电平。第n+1级移位寄存器电路因为第n-3级驱动信号gn-3而使能，在时间t6，当第二时钟信号ck3为第一脉冲ck31时，第n+1级移位寄存器电路使第n+1级驱动信号gn+1为使能电平。第n+2级移位寄存器电路因为第n-2级驱动信号gn-2而使能，在时间t7，当第三时钟信号ck2为第一脉冲ck21时，第n+2级移位寄存器电路使第n+2级驱动信号gn+2为使能电平。第n+3级移位寄存器电路因为第n-1级驱动信号gn-3而使能，在时间t8，当第四时钟信号ck4为第一脉冲ck41时，第n+3级移位寄存器电路使第n+3级驱动信号gn+3为使能电平。第n+4级移位寄存器电路因为第n级驱动信号gn而使能，在时间t9，当第二时钟信号ck3为第二脉冲ck32时，第n+4级移位寄存器电路使第n+4级驱动信号gn+4为使能电平。第n+5级移位寄存器电路因为第n+1级驱动信号gn+1而使能，在时间t10，当第一时钟信号ck1为第二脉冲ck12时，第n+5级移位寄存器电路使第n+5级驱动信号gn+5为使能电平。在时间t11，第n+6级移位寄存器电路因为第n+2级驱动信号gn+2而使能，当第四时钟信号ck4为第二脉冲ck42时，第n+6级移位寄存器电路使第n+6级驱动信号gn+6为使能电平。第n+7级移位寄存器电路因为第n+3级驱动信号gn+3而使能，在时间t12，当第三时钟信号ck2为第二脉冲ck22时，第n+7级移位寄存器电路使第n+7级驱动信号gn+7为使能电平。

因此，第n级驱动信号gn的电平改变时间早于第n+1级驱动信号gn+1的电平改变时间，第n+1级驱动信号gn+1的电平改变时间早于第n+2级驱动信号gn+2的电平改变时间，第n+2级驱动信号gn+2的电平改变时间早于第n+3级驱动信号gn+3的电平改变时间，第n+3级驱动信号gn+3的电平改变时间早于第n+4级驱动信号gn+4的电平改变时间，第n+4级驱动信号gn+4的电平改变时间早于第n+5级驱动信号gn+5的电平改变时间，第n+5级驱动信号gn+5的电平改变时间早于第n+6级驱动信号gn+6的电平改变时间，第n+6级驱动信号gn+6的电平改变时间早于第n+7级驱动信号gn+7的电平改变时间，第n+1级驱动信号gn+1的使能电平期间与第n级驱动信号gn的使能电平期间部分重叠，第n+2级驱动信号gn+2的使能电平期间与第n+1级驱动信号gn+1的使能电平期间部分重叠，第n+3级驱动信号gn+3的使能电平期间与第n+2级驱动信号gn+2的使能电平期间部分重叠，第n+4级驱动信号gn+4的使能电平期间与第n+3级驱动信号gn+3的使能电平期间部分重叠，第n+5级驱动信号gn+5的使能电平期间与第n+4级驱动信号gn+4的使能电平期间部分重叠，第n+6级驱动信号gn+6的使能电平期间与第n+5级驱动信号gn+5的使能电平期间部分重叠，第n+7级驱动信号gn+7的使能电平期间与第n+6级驱动信号gn+6的使能电平期间部分重叠。

第q-3级移位寄存器电路、第q-2级移位寄存器电路、第q-1级移位寄存器电路以及第q级移位寄存器电路因为第一禁能信号vend1以及第二禁能信号vend2被使能，在时间t13，第q-3级移位寄存器电路因为第一时钟信号ck1为第二脉冲ck12使得第n+8级驱动信号gn+8为使能电平，第n+8级驱动信号gn+8并传送至第n+4级移位寄存器以关闭第n+4级移位寄存器。在时间t14，第q-2级移位寄存器电路因为第二时钟信号ck3为第二脉冲ck32使第n+9级驱动信号gn+9为使能电平，第n+9级驱动信号gn+9并传送至第n+5级移位寄存器以关闭第n+5级移位寄存器。在时间t15，第q-1级移位寄存器电路因为第三时钟信号ck2为第二脉冲ck22使得第n+10级驱动信号gn+10为使能电平，第n+10级驱动信号gn+10并传送至第n+6级移位寄存器以关闭第n+6级移位寄存器。在时间t16，第q级移位寄存器电路因为第四时钟信号ck4为第二脉冲ck42使得第n+11级驱动信号gn+11为使能电平，第n+11级驱动信号gn+11并传送至第n+7级移位寄存器以关闭第n+7级移位寄存器，完成单一帧于第一模式的像素驱动。

请接着参考图3b，图3b为本发明的栅极驱动电路12实施例一操作于第二模式，且为显示第一帧的时序示意图，所述第二模式例如为高画面更新率的显示模式，例如画面更新率为144hz，所述的第一帧为奇数帧以及偶数帧的其中的一。图3b中，第一时钟信号ck1的电平改变时间早于第三时钟信号ck2的电平改变时间，第三时钟信号ck2的电平改变时间早于第二时钟信号ck3的电平改变时间，第二时钟信号ck3的电平改变时间早于第四时钟信号ck4的电平改变时间。第三时钟信号ck2的使能电平期间与第一时钟信号ck1的使能电平期间部分重叠，第二时钟信号ck3的使能电平期间与第三时钟信号ck2的使能电平期间部分重叠，第四时钟信号ck4的使能电平期间与第二时钟信号ck3的使能电平期间部分重叠，第二时钟信号ck3的使能电平期间与第一时钟信号ck1的使能电平期间不重叠，第四时钟信号ck4的使能电平期间与第三时钟信号ck2的使能电平期间不重叠。以第一时钟信号ck1为首为例，第一时钟信号ck1、第三时钟信号ck2、第二时钟信号ck3以及第四时钟信号ck4为循序被使能。

因此，当显示装置10操作于第二模式，且为显示第一帧，第一使能信号stv1为使能，第二使能信号stv2为禁能，第p级移位寄存器电路以及第p+2级移位寄存器电路为使能，第p+1级移位寄存器电路以及第p+3级移位寄存器电路被禁能，在时间t1时，第p级移位寄存器电路因为第二时钟信号ck3被使能而使第n-4级驱动信号gn-4为使能电平。在时间t2时，第p+2级移位寄存器电路因为第四时钟信号ck4被使能而使第n-2级驱动信号gn-2为使能电平。第n级移位寄存器电路因为第n-4级驱动信号gn-4而使能，当在时间t3时，第一时钟信号ck1为使能电压电平时，第n级移位寄存器电路输出的第n级驱动信号gn因此亦为使能电压电平。第n+1级移位寄存器电路因为第n-3级驱动信号gn-3而禁能。第n+2级移位寄存器电路因为第n-2级驱动信号gn-2而使能，当在时间t4时，第三时钟信号ck2为使能电压电平时，第n+2级移位寄存器电路输出的第n+2级驱动信号gn+2因此亦为使能电压电平。第n+3级移位寄存器电路因为第n-1级驱动信号gn-3而禁能。第n+4级移位寄存器电路因为第n级驱动信号gn而使能，当在时间t5时，第二时钟信号ck3为使能电压电平，第n+4级移位寄存器电路输出的第n+4级驱动信号gn+4因此亦为使能电压电平。第n+5级移位寄存器电路因为第n+1级驱动信号gn+1而禁能。第n+6级移位寄存器电路因为第n+2级驱动信号gn+2而使能，当在时间t6时，第四时钟信号ck4为使能电压电平时，第n+6级移位寄存器电路输出的第n+6级驱动信号gn+6因此亦为使能电压电平。第n+7级移位寄存器电路因为第n+3级驱动信号gn+3而禁能。

故，当显示装置10操作于第二模式，且为显示第一帧时，第n级驱动信号gn的电平改变时间早于第n+2级驱动信号gn+2的电平改变时间，第n+2级驱动信号gn+2的电平改变时间早于第n+4级驱动信号gn+4的电平改变时间，第n+4级驱动信号gn+4的电平改变时间早于第n+6级驱动信号gn+6的电平改变时间，第n+2级驱动信号gn+2的使能电平期间与第n级驱动信号gn的使能电平期间部分重叠，第n+4级驱动信号gn+4的使能电平期间与第n+2级驱动信号gn+2的使能电平期间部分重叠，第n+6级驱动信号gn+6的使能电平期间与第n+4级驱动信号gn+4的使能电平期间部分重叠。

第q-3级移位寄存器电路以及第q-1级移位寄存器电路因为第一禁能信号vend1而使能，第q-2级移位寄存器电路以及第q级移位寄存器电路因为第二禁能信号vend2被禁能。在时间t7，第q-3级移位寄存器电路因为第一时钟信号ck1为使能电压电平使得第n+8级驱动信号gn+8亦为使能电压电平，第n+8级驱动信号gn+8并传送至第n+4级移位寄存器以关闭第n+4级移位寄存器。在时间t8，第q-1级移位寄存器电路因为第三时钟信号ck2为使能电压电平使得第n+10级驱动信号gn+10亦为使能电压电平，第n+10级驱动信号gn+10并传送至第n+6级移位寄存器以关闭第n+6级移位寄存器，完成第一帧的像素驱动。

请接着参考图3c，图3c为本发明的栅极驱动电路12实施例一操作于第二模式，且为显示第二帧的时序示意图，所述的第二帧为奇数帧以及偶数帧的其中的另一，第二帧与第一帧为显示时时间上相邻的画面帧。在图3c中，第二时钟信号ck3的电平改变时间早于第四时钟信号ck4的电平改变时间，第四时钟信号ck4的电平改变时间早于第一时钟信号ck1的电平改变时间，第一时钟信号ck1的电平改变时间早于第三时钟信号ck2的电平改变时间。第四时钟信号ck4的使能电平期间与第二时钟信号ck3的使能电平期间部分重叠，第一时钟信号ck1的使能电平期间与第四时钟信号ck4的使能电平期间部分重叠，第三时钟信号ck2的使能电平期间与第一时钟信号ck1的使能电平期间部分重叠，第二时钟信号ck3的使能电平期间与第一时钟信号ck1的使能电平期间不重叠，第四时钟信号ck4的使能电平期间与第三时钟信号ck2的使能电平期间不重叠。

当显示装置10操作于第二模式且为显示第二帧时，第一使能信号stv1为禁能，第二使能信号stv2为使能，因此第p级移位寄存器电路以及第p+2级移位寄存器电路为禁能，第p+1级移位寄存器电路以及第p+3级移位寄存器电路被使能。在时间t1，第p+1级移位寄存器电路因为第一时钟信号ck1为使能电压电平使输出的第n-3级驱动信号gn-3亦为使能电压电平。在时间t2，第p+3级移位寄存器电路因为第三时钟信号ck2为使能电压电平使输出的第n-1级驱动信号gn-1亦为使能电压电平。第n级移位寄存器电路因为第n-4级驱动信号gn-4而禁能。第n+1级移位寄存器电路因为第n-3级驱动信号gn-3而使能，在时间t3，当第二时钟信号ck3为使能电压电平时，第n+1级移位寄存器电路的第n+1级驱动信号gn+1因此亦为使能电压电平。第n+2级移位寄存器电路因为第n-2级驱动信号gn-2而禁能。第n+3级移位寄存器电路因为第n-1级驱动信号gn-3而使能，在时间t4，第四时钟信号ck4为使能电压电平时，第n+3级移位寄存器电路的第n+3级驱动信号gn+3因此亦为使能电压电平。第n+4级移位寄存器电路因为第n级驱动信号gn而禁能。第n+5级移位寄存器电路因为第n+1级驱动信号gn+1而使能，在时间t5，当第一时钟信号ck1为使能电压电平时，第n+5级移位寄存器电路的第n+5级驱动信号gn+5因此亦为使能电压电平。第n+6级移位寄存器电路因为第n+2级驱动信号gn+2而禁能。第n+7级移位寄存器电路因为第n+3级驱动信号gn+3而使能，在时间t6，当第三时钟信号ck2为使能电压电平时，第n+7级移位寄存器电路的第n+7级驱动信号gn+7因此亦为使能电压电平。

故，当显示装置10操作于第二模式且为显示第二帧时，第n+1级驱动信号gn+1的电平改变时间早于第n+3级驱动信号gn+3的电平改变时间，第n+3级驱动信号gn+3的电平改变时间早于第n+5级驱动信号gn+5的电平改变时间，第n+5级驱动信号gn+5的电平改变时间早于第n+7级驱动信号gn+7的电平改变时间，第n+3级驱动信号gn+3的使能电平期间与第n+1级驱动信号gn+1的使能电平期间部分重叠，第n+5级驱动信号gn+5的使能电平期间与第n+3级驱动信号gn+3的使能电平期间部分重叠，第n+7级驱动信号gn+7的使能电平期间与第n+5级驱动信号gn+5的使能电平期间部分重叠。

第q-3级移位寄存器电路以及第q-1级移位寄存器电路因为第一禁能信号vend1而禁能，第q-2级移位寄存器电路以及第q级移位寄存器电路因为第二禁能信号vend2被使能。在时间t7，第q-2级移位寄存器电路因为第二时钟信号ck3为使能电压电平使得输出的第n+9级驱动信号gn+9为使能电压电平，第n+9级驱动信号gn+9并传送至第n+5级移位寄存器以关闭第n+5级移位寄存器。在时间t8，第q级移位寄存器电路因为第四时钟信号ck4为使能电压电平使得输出的第n+11级驱动信号gn+11为使能电压电平，第n+11级驱动信号gn+11并传送至第n+7级移位寄存器以关闭第n+7级移位寄存器，完成第二帧的像素驱动。第一帧与第二帧驱动的像素列为不同，且第一帧与第二帧驱动的像素列为相邻。因此，当显示装置10操作于第二模式时，显示每一帧时仅驱动部分用以显示的像素列，且相邻帧驱动不同的像素列，在此实施例中以驱动一半用以显示的像素列为例，以达到模拟高画面更新率的显示模式。

请参考图4，图4为本发明的栅极驱动电路12实施例二示意图，在本实施例中，包括第一时钟信号ck1、第二时钟信号ck2、第三时钟信号ck3、第四时钟信号ck4、第一使能信号stv1、第二使能信号stv2、第一禁能信号vend1以及第二禁能信号vend2。使能移位寄存器电路单元121可包括第p级移位寄存器电路以及第p+1级移位寄存器电路，p为大于零的正整数。第p级移位寄存器电路接收第一使能信号stv1以及第三时钟信号ck3，第p级移位寄存器电路并根据第三时钟信号ck3输出第p级使能驱动信号sp，当第三时钟信号ck3使能时，第p级使能驱动信号sp为使能。第p+1级移位寄存器电路接收第二使能信号stv2以及第四时钟信号ck4，第p+1级移位寄存器电路并根据第四时钟信号ck4输出第p+1级使能驱动信号sp+1，当第四时钟信号ck4使能时，第p+1级使能驱动信号sp+1为使能。

在本实施例中，移位寄存器电路单元122包括至少四个移位寄存器电路1221，图4中以八个移位寄存器电路为例，但不以此为限。移位寄存器电路单元122包括第n级移位寄存器电路、第n+1级移位寄存器电路、第n+2级移位寄存器电路、第n+3级移位寄存器电路、第n+4级移位寄存器电路、第n+5级移位寄存器电路、第n+6级移位寄存器电路以及第n+7级移位寄存器电路。第n级移位寄存器电路接收第n-2级驱动信号gn-2以及第一时钟信号ck1，并根据第一时钟信号ck1输出第n级驱动信号gn。第n+1级移位寄存器电路用以接收第n-1级驱动信号gn-1以及第二时钟信号ck2，并根据第二时钟信号ck2输出第n+1级驱动信号gn+1。第n+2级移位寄存器电路用以接收第n级驱动信号gn以及第三时钟信号ck3，并根据第三时钟信号ck3输出第n+2级驱动信号gn+2。第n+3级移位寄存器电路用以接收第n+1级驱动信号gn+1以及第四时钟信号ck4，并根据第四时钟信号ck4输出第n+3级驱动信号gn+3。第n+4级移位寄存器电路用以接收第n+2级驱动信号gn+2以及时钟信号ck1，并根据第一时钟信号ck1输出第n+4级驱动信号gn+4。第n+5级移位寄存器电路用以接收第n+3级驱动信号gn+3以及第二时钟信号ck2，并根据第二时钟信号ck2输出第n+5级驱动信号gn+5。第n+6级移位寄存器电路用以接收第n+4级驱动信号gn+4以及第三时钟信号ck3，并根据第三时钟信号ck3输出第n+6级驱动信号gn+6。第n+7级移位寄存器电路用以接收第n+5级驱动信号gn+5以及第四时钟信号ck4，并根据第四时钟信号ck4输出第n+7级驱动信号gn+7。

在本实施例中，禁能移位寄存器电路单元123包括第q-1级移位寄存器电路以及第q级移位寄存器电路，q为大于零的正整数。第q-1级移位寄存器电路接收第一禁能信号vend1以及第一时钟信号ck1，第q-1级移位寄存器电路并根据第一时钟信号ck1输出第q-1级禁能驱动信号eq-1。第q级移位寄存器电路接收第二禁能信号vend2以及第四时钟信号ck4，第q级移位寄存器电路并根据第二时钟信号ck2输出第q级禁能驱动信号eq。

以下将以图4为例进一步说明本发明的栅极驱动电路12实施例二的运行方式。在本实施例中，第p级移位寄存器电路作为第n-2级移位寄存器电路，第p+1级移位寄存器电路作为第n-1级移位寄存器电路，第q-1级移位寄存器电路作为第n+8级移位寄存器电路、第q级移位寄存器电路作为第n+9级移位寄存器电路。

请先参考图5a，图5a为本发明的栅极驱动电路12实施例二操作于第一模式的时序示意图。在图5a中，第一时钟信号ck1的电平改变时间早于第二时钟信号ck2，第二时钟信号ck2的电平改变时间早于第三时钟信号ck3，第三时钟信号ck3的电平改变时间早于第四时钟信号ck4。第二时钟信号ck2的使能电平期间与第一时钟信号ck1的使能电平期间不重叠，第三时钟信号ck3的使能电平期间与第二时钟信号ck2的使能电平期间不重叠，第四时钟信号ck4的使能电平期间与第三时钟信号ck3的使能电平期间不重叠。

当显示装置10操作于第一模式且准备显示画面帧时，第一使能信号stv1以及第二使能信号stv2皆为使能，因此第p级移位寄存器电路以及第p+1级移位寄存器电路被使能。在时间t1时，第p级移位寄存器电路因为第三时钟信号ck3为使能电压电平而使输出的第n-2级驱动信号gn-2为使能电压电平，在时间t2时，第p+1级移位寄存器电路因为第四时钟信号ck4为使能电压电平而使输出的第n-1级驱动信号gn-1为使能电压电平。第n级移位寄存器电路因为第n-2级驱动信号gn-2而使能，在时间t3，第一时钟信号ck1为使能电压电平时，第n级移位寄存器电路输出的第n级驱动信号gn为使能电压电平。第n+1级移位寄存器电路因为第n-1级驱动信号gn-1而使能，在时间t4，当第二时钟信号ck2为使能电压电平时，第n+1级移位寄存器电路输出的第n+1级驱动信号gn+1为使能电压电平。第n+2级移位寄存器电路因为第n级驱动信号gn而使能，当时间t5，第三时钟信号ck3为使能电压电平时，第n+2级移位寄存器电路输出的第n+2级驱动信号gn+2为使能电压电平。第n+3级移位寄存器电路因为第n+1级驱动信号gn+1而使能，当时间t6，第四时钟信号ck4为使能电压电平时，第n+3级移位寄存器电路输出的第n+3级驱动信号gn+3为使能电压电平。第n+4级移位寄存器电路、第n+5级移位寄存器电路、第n+6级移位寄存器电路以及第n+7级移位寄存器电路同上述方式被第n+2级驱动信号gn+2、第n+3级驱动信号gn+3、第n+4级驱动信号gn+4、第n+5级驱动信号gn+5使能并循序于时间t7、时间t8、时间t9、时间t10使输出的第n+4级驱动信号gn+4、第n+5级驱动信号gn+5、第n+6级驱动信号gn+6、第n+7级驱动信号gn+7为使能电压电平。

因此，在此实施例中，第n级驱动信号gn的电平改变时间早于第n+1级驱动信号gn+1的电平改变时间，第n+1级驱动信号gn+1的电平改变时间早于第n+2级驱动信号gn+2的电平改变时间，第n+2级驱动信号gn+2的电平改变时间早于第n+3级驱动信号gn+3的电平改变时间。第n+1级驱动信号gn+1的使能电平期间与第n级驱动信号gn的使能电平期间不重叠，第n+2级驱动信号gn+2的使能电平期间与第n+1级驱动信号gn+1的使能电平期间不重叠，第n+3级驱动信号gn+3的使能电平期间与第n+2级驱动信号gn+2的使能电平期间不重叠。

第q-1级移位寄存器电路以及第q级移位寄存器电路因为第一禁能信号vend1以及第二禁能信号vend2被使能，在时间t11,第q-1级移位寄存器电路因为第一时钟信号ck1为使能电压电平使得输出的第n+8级驱动信号gn+8为使能电压电平，第n+8级驱动信号gn+8并传送至第n+6级移位寄存器以关闭第n+6级移位寄存器。在时间t12，第q级移位寄存器电路因为第二时钟信号ck2为使能电压电平使得输出的第n+9级驱动信号gn+9为使能电压电平，第n+9级驱动信号gn+9并传送至第n+7级移位寄存器以关闭第n+7级移位寄存器，完成单一帧的像素驱动。

请接着参考图5b，图5b为本发明的栅极驱动电路12实施例二操作于第二模式，且为显示第一帧的时序示意图，所述的第一帧为奇数帧以及偶数帧的其中的一。在图5b中，第一时钟信号ck1的电平改变时间早于第三时钟信号ck3的电平改变时间，第三时钟信号ck3的使能电平期间与第一时钟信号ck1的使能电平期间不重叠。在此实施例中，第二时钟信号ck2可与第一时钟信号ck1具有相同的时序，第四时钟信号ck4可与第三时钟信号ck3具有相同的时序。

因此当显示装置10操作于第二模式，且为显示第一帧时，第一使能信号stv1为使能，第二使能信号stv2为禁能，第p级移位寄存器电路为使能，第p+1级移位寄存器电路被禁能，在时间t1，第p级移位寄存器电路因为第三时钟信号ck3为使能电压电平而使输出的第n-2级驱动信号gn-2为使能电压电平。第n级移位寄存器电路因为第n-2级驱动信号gn-2而使能，在时间t2，第一时钟信号ck1为使能电压电平时，第n级移位寄存器电路输出的第n级驱动信号gn为使能电压电平。第n+1级移位寄存器电路因为第n-1级驱动信号gn-1而禁能。第n+2级移位寄存器电路因为第n级驱动信号gn而使能，当时间t3第三时钟信号ck3为使能电压电平时，第n+2级移位寄存器电路输出的第n+2级驱动信号gn+2为使能电压电平。第n+3级移位寄存器电路因为第n+1级驱动信号gn+3而禁能。第n+4级移位寄存器电路因为第n+2级驱动信号gn+2而使能，当时间t4时，第一时钟信号ck1为使能电压电平时，第n+4级移位寄存器电路输出的第n+4级驱动信号gn+4为使能电压电平。第n+5级移位寄存器电路因为第n+3级驱动信号gn+3而禁能。第n+6级移位寄存器电路因为第n+4级驱动信号gn+4而使能，当时间t5时，第三时钟信号ck3为使能电压电平时，第n+6级移位寄存器电路输出的第n+6级驱动信号gn+6为使能电压电平。第n+7级移位寄存器电路因为第n+5级驱动信号gn+5而禁能。

因此在此实施例中，第n级驱动信号gn的电平改变时间早于第n+2级驱动信号gn+2的电平改变时间，第n+2级驱动信号gn+2的电平改变时间早于第n+4级驱动信号gn+4的电平改变时间，第n+2级驱动信号gn+2的使能电平期间与第n级驱动信号gn的使能电平期间不重叠，第n+4级驱动信号gn+4使能电平期间与第n+2级驱动信号gn+2的使能电平期间不重叠。第n+1级驱动信号gn+1、第n+3级驱动信号gn+3、第n+5级驱动信号gn+5以及第n+7级驱动信号gn+7为禁能。

第q-1级移位寄存器电路因为第一禁能信号vend1而使能，第q级移位寄存器电路因为第二禁能信号vend2被禁能。第q-1级移位寄存器电路在时间t6因为第一时钟信号ck1为使能电压电平输出第n+8级驱动信号gn+8，第n+8级驱动信号gn+8并传送至第n+6级移位寄存器以关闭第n+6级移位寄存器。完成第一帧的像素驱动。

请接着参考图5c，图5c为本发明的栅极驱动电路12实施例二操作于第二模式，且为显示第二帧的时序示意图，所述的第二帧为奇数帧以及偶数帧的其中的另一，第二帧与第一帧为时间上相邻的画面帧。第二时钟信号ck2的电平改变时间早于第四时钟信号ck4的电平改变时间，第二时钟信号ck2的使能电平期间与第四第四时钟信号ck4的使能电平期间不重叠。在此实施例中，第一时钟信号ck1可与第二时钟信号ck2具有相同的时序，第三时钟信号ck3可与第四时钟信号ck4具有相同的时序。

因此当显示装置10操作于第二模式，且为显示第二帧时，第二使能信号stv2为使能，第一使能信号stv1为禁能，第p+1级移位寄存器电路为使能，第p级移位寄存器电路被禁能，在时间t1，第p+1级移位寄存器电路因为第四时钟信号ck4为使能电压电平而使输出的第n-1级驱动信号gn-1为使能电压电平。第n级移位寄存器电路因为第n-2级驱动信号gn-2而禁能。第n+1级移位寄存器电路因为第n-1级驱动信号gn-1而使能能，当时间t2，第二时钟信号ck2为使能，第n+1级移位寄存器电路使输出的第n+1级驱动信号gn+1为使能电压电平。第n+2级移位寄存器电路因为第n级驱动信号gn而禁能。第n+3级移位寄存器电路因为第n+1级驱动信号gn+3而使能，时间t3时，第四时钟信号ck4使能，第n+3级移位寄存器电路输出的第n+3级驱动信号gn+3为使能电压电平。第n+4级移位寄存器电路因为第n+2级驱动信号gn+2而禁能。第n+5级移位寄存器电路因为第n+3级驱动信号gn+3而使能，在时间t4时，第二时钟信号ck2为使能，第n+5级移位寄存器电路输出的第n+5级驱动信号gn+5为使能电压电平。第n+6级移位寄存器电路因为第n+4级驱动信号gn+4而禁能。第n+7级移位寄存器电路因为第n+5级驱动信号gn+5而使能，在时间t5时，第四时钟信号ck4为使能，第n+7级移位寄存器电路使输出的第n+7级驱动信号gn+7为使能电压电平。

在此实施例中，第n+1级驱动信号gn+1的电平改变时间早于第n+3级驱动信号gn+3的电平改变时间，第n+3级驱动信号gn+3的电平改变时间早于第n+5级驱动信号gn+5的电平改变时间，第n+5级驱动信号gn+5的电平改变时间早于第n+7级驱动信号gn+7的电平改变时间，第n+3级驱动信号gn+3的使能电平期间与第n+1级驱动信号gn+1的使能电平期间不重叠，第n+5级驱动信号gn+5的使能电平期间与第n+3级驱动信号gn+3的使能电平期间不重叠，第n+7级驱动信号gn+7的使能电平期间与第n+5级驱动信号gn+5的使能电平期间不重叠。在此实施例中，第n级驱动信号gn、第n+2级驱动信号gn+2、第n+4级驱动信号gn+4以及第n+6级驱动信号gn+6为禁能。

第q-1级移位寄存器电路因为第一禁能信号vend1而禁能，第q级移位寄存器电路因为第二禁能信号vend2被使能。第q级移位寄存器电路在时间t6因为第二时钟信号ck2为使能电压电平而使得输出的第n+9级驱动信号gn+9为使能电压电平，第n+9级驱动信号gn+9并传送至第n+7级移位寄存器以关闭第n+7级移位寄存器，完成第二帧的像素驱动。第一帧与第二帧驱动的像素列为不同，且第一帧与第二帧驱动的像素列为相邻。因此，当显示装置10操作于第二模式时，显示每一帧时仅驱动部分用以显示的像素列，且相邻帧驱动不同的像素列，在此实施例中以驱动一半用以显示的像素列为例，以达到模拟高画面更新率的显示模式。

请参考图6a以及图6b，图6a为本发明的栅极驱动电路12操作于第一模式的第一使能信号stv1、第二使能信号stv2、第一禁能信号vend1以及第二禁能信号vend2的时序实施例示意图，图6a为本发明的栅极驱动电路12操作于第二模式的第一使能信号stv1、第二使能信号stv2、第一禁能信号vend1以及第二禁能信号vend2的时序实施例示意图，帧frame1以及帧frame2为时间上相邻的两个帧，帧frame2继续帧frame1产生，帧frame1例如为上述的第一帧，帧frame2例如为上述的第二帧，但不以此为限。如上所述，当栅极驱动电路12操作于第一模式时，每一帧的第一使能信号stv1以及第二使能信号stv2皆被使能，第一禁能信号vend1以及第二禁能信号vend2皆被使能，如图6a中帧fram1以及帧fram2所示。图6b为本发明的栅极驱动电路12操作于第二模式的第一使能信号stv1、第二使能信号stv2、第一禁能信号vend1以及第二禁能信号vend2的时序实施例示意图。在图6b中，第一使能信号stv1以及第二使能信号stv2在同一帧中不同时被使能，第一禁能信号vend1以及第二禁能信号vend2在同一帧中亦不同时被使能。

综以上所述，本发明的栅极驱动电路12在不改变显示装置10硬件架构的情况下，仍然可操作于上述的第一模式以及第二模式，并通过栅极驱动电路12对像素列的驱动方式，于第二模式达到高画面更新率的显示效果，不仅减少成本的损耗，更有效提升显示装置10于商业上的效益。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的构思和范围内，当可做些许的变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。