栅极驱动电路和显示面板的制作方法

1.本发明涉及显示技术领域，尤其涉及显示面板制造技术领域，具体涉及栅极驱动电路和显示面板。


背景技术：

2.goa(gate driver on array,阵列基板栅极驱动)技术有利于显示屏的窄边框的设计，因此得到了广泛的应用。
3.其中，现有的每一级goa的驱动电路中，薄膜晶体管的输出端的电压在不同时刻需要达到不同的要求，然而受限于所述薄膜晶体管的阈值电压的单一性，无法兼顾所述薄膜晶体管的输出端的电压在不同的时刻的电压值均符合要求，因此，现有的goa的驱动电路无法兼顾避免goa电路下级传衰减和维持goa电路有效级传。
4.因此，有必要提供可以兼顾避免goa电路下级传衰减和维持goa电路有效级传的栅极驱动电路和显示面板。


技术实现要素：

5.本发明实施例提供栅极驱动电路和显示面板，以解决现有的栅极驱动电路中的晶体管无法兼顾避免goa电路下级传衰减和维持goa电路有效级传的问题。
6.本发明实施例提供栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，每一所述栅极驱动单元包括：
7.第一薄膜晶体管，所述第一薄膜晶体管包括主栅极、副栅极、源极和漏极，所述第一薄膜晶体管的所述主栅极和所述漏极电性连接，所述第一薄膜晶体管的所述副栅极电性连接上一级的副栅极信号；
8.其中，所述上一级的副栅极信号通过所述副栅极控制所述第一薄膜晶体管，以使所述第一薄膜晶体管的阈值电压在第一时段小于第一预设值，且在第二时段大于第二预设值，所述第二时段在所述第一时段之后，且所述第二时段和所述第一时段相邻。
9.在一实施例中，所述上一级的副栅极信号在所述第一时段的电压值大于在所述第二时段的电压值。
10.在一实施例中，所述第一薄膜晶体管的所述主栅极和所述漏极均电性连接上一级的主栅极信号，所述上一级的主栅极信号在所述第一时段的电压值大于在所述第二时段的电压值。
11.在一实施例中，本级的主栅极信号比所述上一级的主栅极信号延迟的时长等于所述第一时段的时长。
12.在一实施例中，每一所述栅极驱动单元还包括：
13.第二主薄膜晶体管，所述第二主薄膜晶体管包括栅极、源极和漏极，所述第二主薄膜晶体管的所述栅极电性连接所述第一薄膜晶体管的所述源极，所述第二主薄膜晶体管的所述源极电性连接主时钟信号，所述第二主薄膜晶体管的所述漏极传输的信号作为本级的
所述主栅极信号；
14.其中，所述主时钟信号为时钟信号，且所述主时钟信号在所述第一时段的电压值小于在所述第二时段的电压值。
15.在一实施例中，本级的副栅极信号比所述上一级的副栅极信号延迟的时长等于所述第一时段的时长。
16.在一实施例中，每一所述栅极驱动单元还包括：
17.第二副薄膜晶体管，所述第二副薄膜晶体管包括栅极、源极和漏极，所述第二副薄膜晶体管的所述栅极电性连接所述第一薄膜晶体管的所述源极，所述第二副薄膜晶体管的所述源极电性连接副时钟信号，所述第二副薄膜晶体管的所述漏极传输的信号作为本级的副栅极信号；
18.其中，所述副时钟信号为时钟信号，且所述副时钟信号在所述第一时段的电压值小于在所述第二时段的电压值。
19.在一实施例中，所述第一薄膜晶体管为n型薄膜晶体管。
20.在一实施例中，每一所述栅极驱动单元还包括：
21.电容，所述电容和所述第一薄膜晶体管的所述源极电性连接，以维持所述第一薄膜晶体管的所述源极的电压值。
22.本发明实施例还提供显示面板，所述显示面板包括如上文任一所述的栅极驱动电路。
23.本发明提供了栅极驱动电路和显示面板，所述栅极驱动电路包括多级栅极驱动单元，每一所述栅极驱动单元包括第一薄膜晶体管，所述第一薄膜晶体管包括主栅极、副栅极、源极和漏极，所述第一薄膜晶体管的所述主栅极和所述漏极电性连接，通过将所述第一薄膜晶体管的所述副栅极电性连接上一级的副栅极信号，并且所述上一级的副栅极信号通过所述副栅极控制所述第一薄膜晶体管的阈值电压在第一时段小于第一预设值，且在第二时段大于第二预设值，其中所述第二时段在所述第一时段之后，且所述第二时段和所述第一时段相邻；因此，本方案中的所述第一薄膜晶体管的阈值电压可以通过所述副栅极以及所述副栅极传输的所述副栅极信号进行调节，使得所述第一薄膜晶体管的阈值电压在不同的时刻具有所需要的值，以兼顾避免goa电路下级传衰减和维持goa电路有效级传。
附图说明
24.下面通过附图来对本发明进行进一步说明。需要说明的是，下面描述中的附图仅仅是用于解释说明本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
25.图1为现有技术中的其中一级goa的部分驱动电路图；
26.图2为本发明实施例提供的其中一级栅极驱动单元的电路图；
27.图3为本发明实施例提供的第一薄膜晶体管t11的阈值电压
‑
副栅极上具有的电压值的函数图像；
28.图4为本发明实施例提供的栅极驱动电路中部分信号的时序图。
具体实施方式
29.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
30.本发明实施例提供了栅极驱动电路，所述栅极驱动电路包括但不限于以下实施例以及以下实施例的组合。
31.在一实施例中，所述栅极驱动电路包括多级栅极驱动单元，如图2所示，每一所述栅极驱动单元100包括：第一薄膜晶体管t11，所述第一薄膜晶体管t11包括主栅极、副栅极、源极和漏极，所述第一薄膜晶体管t11的所述主栅极和所述漏极电性连接，所述第一薄膜晶体管t11的所述副栅极电性连接上一级的副栅极信号sub g(n
‑
1)；其中，所述上一级的副栅极信号sub g(n
‑
1)通过所述副栅极控制所述第一薄膜晶体管t11，以使所述第一薄膜晶体管t11的阈值电压在第一时段t1小于第一预设值，且在第二时段t2大于第二预设值，所述第二时段t2在所述第一时段t1之后，且所述第二时段t2和所述第一时段t1相邻。
32.可以理解的，如图1所示，为一级goa的部分驱动电路图，其中晶体管t01的栅极和漏极短接并且电性连接至g(n
‑
1)，晶体管t01的源极电性连接至节点pn。具体的，g(n
‑
1)为高电位vgh时晶体管t01打开，节点pn充电导致电位逐渐上升直至晶体管t01关闭，此时节点pn的电位为(vgh
‑
vth1)，此时需要晶体管t01的阈值电压vth1足够小以使节点pn的电压值(vgh
‑
vth1)较大以避免下级传衰减；而后g(n
‑
1)为低电位vgl时晶体管t01的栅极和漏极呈低电位vgl，即晶体管t01的栅极和漏极的电压差为0，此时需要晶体管t01的阈值电压vth2足够大，以避免晶体管t01开启导致节点pn通过晶体管t01漏电至漏极，进一步避免导致节点pn的电位无法维持为(vgh
‑
vth1)以进行有效的级传。综上所述，现有的goa电路中的晶体管t01的阈值电压无法根据所述晶体管t01的开启状况进行调整，以至于无法兼顾所述节点pn在不同的时刻的电压值均符合要求，进一步，无法兼顾避免goa电路下级传衰减和维持goa电路有效级传。
33.然而，如图2所示，本发明中的所述第一薄膜晶体管t11包括所述主栅极和所述副栅极，并且所述副栅极电性连接上一级的副栅极信号sub g(n
‑
1)，即所述上一级的副栅极信号sub g(n
‑
1)可以实时调节所述第一薄膜晶体管t11的阈值电压，进一步的，通过“所述上一级的副栅极信号sub g(n
‑
1)通过所述副栅极控制所述第一薄膜晶体管t11的阈值电压在所述第一时段t1小于第一预设值，且在所述第二时段t2大于第二预设值”这一限定，使得本发明中的所述第一薄膜晶体管t11的阈值电压可以在所述第一时段t1和所述第二时段t2分别具有相应的取值范围以兼顾避免所述栅极驱动单元100下级传衰减和维持所述栅极驱动单元100的有效级传。
34.需要注意的是，根据所述第一薄膜晶体管t11的尺寸和材料等特性，所述第一薄膜晶体管t11的阈值电压和所述第一薄膜晶体管t11的所述副栅极上具有的电压值成正相关或者负相关。具体的，此处以所述第一薄膜晶体管t11的阈值电压和所述第一薄膜晶体管
t11的所述副栅极上具有的电压值成负相关为例进行说明，如图3所示，随着所述第一薄膜晶体管t11的所述副栅极上具有的电压值v逐渐增大，所述第一薄膜晶体管t11的阈值电压vth逐渐减小，反之亦然，例如当所述副栅极上的所述电压值v依次为(
‑
15)伏特、0伏特、15伏特时，对应的所述阈值电压vth依次大约为9伏特、0伏特、(
‑
4)伏特，根据多个所述副栅极上的所述电压值v和对应的多个所述阈值电压vth形成的多个离散点，可以拟合出图像l，即所述第一薄膜晶体管t11的阈值电压vth和所述第一薄膜晶体管t11的所述副栅极上具有的电压值v两者的关系可以近似看作正比例函数，其中比例系数为负数。
35.在一实施例中，如图4所示，所述上一级的副栅极信号sub g(n
‑
1)在所述第一时段t1的电压值大于在所述第二时段t2的电压值。根据上文分析可知，当所述第一薄膜晶体管t11的阈值电压和所述第一薄膜晶体管t11的所述副栅极上具有的电压值成负相关时，所述第一薄膜晶体管t11的阈值电压随着所述第一薄膜晶体管t11的所述副栅极上具有的电压值的增大而减小。因此，将所述上一级的副栅极信号sub g(n
‑
1)在所述第一时段t1的电压值设置为大于在所述第二时段t2的电压值，可以使得所述第一薄膜晶体管t11的所述副栅极上具有的电压值v在所述第一时段t1的值大于在所述第二时段t2的值，结合图3可知，即可以实现所述第一薄膜晶体管t11的阈值电压vth在所述第一时段t1的值小于在所述第二时段t2的值。
36.进一步的，所述上一级的副栅极信号sub g(n
‑
1)在所述第一时段t1的电压值大于第三预设值，且在所述第二时段t2小于第四预设值。具体的，结合图3可知，例如，当所述副栅极上的所述电压值v大于a1点的电压值，则对应的所述阈值电压vth小于a2点的电压值，反之，当所述副栅极上的所述电压值v小于a1点的电压值，则对应的所述阈值电压vth大于a2点的电压值。因此，在所述上一级的副栅极信号sub g(n
‑
1)在所述第一时段t1的电压值大于在所述第二时段t2的电压值的前提下，将所述上一级的副栅极信号sub g(n
‑
1)在所述第一时段t1和所述第二时段t2的电压值分别设置为大于所述第三预设值和小于所述第四预设值，可以使得所述第一薄膜晶体管t11的所述副栅极上具有的电压值v在所述第一时段t1和所述第二时段t2的电压值分别大于所述第三预设值和小于所述第四预设值，结合图3可知，当所述第三预设值和所述第四预设值设置合适时，即可以实现所述第一薄膜晶体管t11的阈值电压在所述第一时段t1小于所述第一预设值，且在所述第二时段t2大于所述第二预设值。其中，当所述副栅极上具有的电压值v为所述第三预设值时，所述第一预设值为对应的所述第一薄膜晶体管t11的阈值电压vth；当所述副栅极上具有的电压值v为所述第四预设值时，所述第二预设值为对应的所述第一薄膜晶体管t11的阈值电压vth。
37.在一实施例中，如图2所示，所述第一薄膜晶体管t11的所述主栅极和所述漏极均电性连接上一级的主栅极信号g(n
‑
1)，如图4所示，所述上一级的主栅极信号g(n
‑
1)在所述第一时段t1的电压值大于在所述第二时段t2的电压值。需要注意的是，所述第一薄膜晶体管t11可以为n型薄膜晶体管或者p型薄膜晶体管，此处，由于所述上一级的主栅极信号g(n
‑
1)在所述第一时段t1的电压值大于在所述第二时段t2的电压值，即所述第一薄膜晶体管t11可以为n型薄膜晶体管，并且所述第一薄膜晶体管t11的所述主栅极和所述漏极电性连接。
38.具体的，结合图2、图4所示，在所述第一时段t1，所述上一级的主栅极信号g(n
‑
1)为对应的高电压vh1，并且所述第一薄膜晶体管t11的阈值电压vth1小于所述第一预设值，
这样，可以认为所述高电压vh1足够大以满足所述第一薄膜晶体管t11的所述主栅极和所述源极的电压差大于所述第一薄膜晶体管t11的阈值电压vth1，即所述第一薄膜晶体管t11开启，所述上一级的主栅极信号g(n
‑
1)通过所述第一薄膜晶体管t11向节点qn充电，直至所述节点qn的电压等于(vh1
‑
vth1)。其中，所述节点qn的电压值等于所述第一薄膜晶体管t11的所述源极电压值，由于所述第一薄膜晶体管t11的所述源极电压值等于(vh1
‑
vth1)时所述第一薄膜晶体管t11关闭，即所述节点qn的被充电至(vh1
‑
vth1)，所述节点qn的信号q(n)在所述第一时段t1的电压值为(vh1
‑
vth1)。特别的，由于所述第一薄膜晶体管t11的阈值电压vth1小于所述第一预设值，即所述第一薄膜晶体管t11的阈值电压vth1足够小，使得(vh1
‑
vth1)较大，使得所述节点qn的可以被充电至较高值的电压，可以延缓下一级的节点qn+1的减小，进一步有效避免下级传衰减。
39.具体的，结合图2、图4所示，在所述第二时段t2，所述上一级的主栅极信号g(n
‑
1)为对应的低电压vl1，所述节点qn处设有电容cb以维持所述节点qn的电压，所述节点qn的信号q(n)在所述第一时段t1的电压值为(vh1
‑
vth1)，由于电容耦合效应所述节点qn的信号q(n)在所述第二时段t2进一步提升并维持为对应的电压值，若所述第一薄膜晶体管t11的阈值电压仍然为vth1，此时所述第一薄膜晶体管t11的所述主栅极和所述源极的电压差(vl1
‑
vh1+vth1)必定小于所述第一薄膜晶体管t11的阈值电压vth1，即所述第一薄膜晶体管t11关闭，但是所述第一薄膜晶体管t11的所述主栅极和所述漏极的电压差为0，两者之间可能存在漏电；进一步的，由于所述第一薄膜晶体管t11的阈值电压vth2大于所述第二预设值，这样，可以将所述第一薄膜晶体管t11的阈值电压vth2设置为大于0，即可以降低所述节点qn通过所述第一薄膜晶体管t11的所述主栅极和所述漏极二发生的漏电以至于无法维持为(vh1
‑
vth1)，进一步维持有效级传。
40.在一实施例中，如图4所示，本级的副栅极信号sub g(n)比所述上一级的副栅极信号sub g(n
‑
1)延迟的时长等于所述第一时段t1的时长。具体的，由于所述本级的副栅极信号sub g(n)比所述上一级的副栅极信号sub g(n
‑
1)延迟的时长等于所述第一时段t1的时长，即所述副栅极信号sub g(n)随着级数的增加而发生对应的时长的延迟，即每一级副栅极信号sub g(n)均比上一级的副栅极信号sub g(n
‑
1)以所述第一时段t1的时长为延迟时长而发生延迟。进一步的，结合图2、图4和上文分析可知，在所述第一时段t1，所述上一级的副栅极信号sub g(n
‑
1)为对应的高电压vh2使得所述第一薄膜晶体管t11的阈值电压vth1小于所述第一预设值，以在本级的所述栅极驱动单元100中有效避免下级传衰减；在所述第二时段t2，所述上一级的副栅极信号sub g(n
‑
1)为对应的低电压vl2使得所述第一薄膜晶体管t11的阈值电压vth2大于所述第二预设值，以在本级的所述栅极驱动单元100中维持有效级传，与此同时，本级的副栅极信号sub g(n)为对应的高电压vh2以使下一级的所述第一薄膜晶体管t11的阈值电压可以等于vth1，同理，以在本级的所述栅极驱动单元100中有效避免下级传衰减，以此类推，直至最后一级的所述栅极驱动单元100中依次实现有效避免下级传衰减和维持有效级传。
41.在一实施例中，如图2所示，每一所述栅极驱动单元100还包括：第二副薄膜晶体管sub t21，所述第二副薄膜晶体管sub t21包括栅极、源极和漏极，所述第二副薄膜晶体管sub t21的所述栅极电性连接所述第一薄膜晶体管t11的所述源极，所述第二副薄膜晶体管sub t21的所述源极电性连接副时钟信号sub ck，所述第二副薄膜晶体管sub t21的所述漏
极作为节点sub gn以传输所述本级的副栅极信号sub g(n)；其中，如图4所示，所述副时钟信号sub ck为时钟信号，且所述副时钟信号sub ck在所述第一时段t1的电压值小于所述第二时段t2的电压值。
42.其中，如图2所示，每一所述栅极驱动单元100还包括反相模块10，所述反相模块10包括第一反相晶体管t51、第二反相晶体管t52、第三反相晶体管t53和第四反相晶体管t54，其中，所述第一反相晶体管t51和所述第二反相晶体管t52串联连接，所述第三反相晶体管t53和所述第四反相晶体管t54串联连接，所述第一反相晶体管t51漏极和所述第二反相晶体管t52的源极均电性连接所述第三反相晶体管t53的栅极，所述第一反相晶体管t51漏极和栅极均被加载时钟信号ck，所述第二反相晶体管t52的栅极和所述第四反相晶体管t54的栅极均被加载和所述节点qn信号相同的信号，所述第二反相晶体管t52的源极和所述第四反相晶体管t54的源极均被加载为下拉电压vss，所述第三反相晶体管t53的源极和所述第四反相晶体管t54的漏极电性连接以作为所述反相模块10的输出端kn。可以理解的，通过合理设置所述第一反相晶体管t51、所述第二反相晶体管t52、所述第三反相晶体管t53和所述第四反相晶体管t54的相对尺寸，可以实现所述反相模块10的输出端kn的电位和所述节点qn信号的电位相反，以发挥反相器的作用。
43.其中，如图2所示，每一所述栅极驱动单元100还包括下拉模块20，所述下拉模块20的控制端电性连接所述反相模块10的所述输出端kn，所述下拉模块20的输入端加载为所述下拉电压vss，所述下拉模块20的输出端电性连接待下拉端。具体的，如图2所示，所述下拉模块20包括第一下拉晶体管t32、第二下拉晶体管sub t32和第三下拉晶体管t42，所述第一下拉晶体管t32的栅极、所述第二下拉晶体管sub t32的栅极和所述第三下拉晶体管t42的栅极均电性连接并且配置为所述下拉模块20的控制端，所述下拉模块20的控制端电性连接所述反相模块10的所述输出端kn，所述第一下拉晶体管t32的源极、所述第二下拉晶体管sub t32的源极和所述第三下拉晶体管t42的源极均电性连接并且配置为所述下拉模块20的所述输入端，所述下拉模块20的输出端包括所述第二下拉晶体管sub t32的漏极，所述待下拉端包括所述第二副薄膜晶体管sub t21的所述漏极，并且所述第二副薄膜晶体管sub t21的所述漏极和所述第二下拉晶体管sub t32的漏极电性连接。
44.具体的，结合图2、图4和上文分析可知，在所述第一时段t1和所述第二时段t2，所述节点qn的信号q(n)分别为对应的第一高电压v1和对应的第二高电压v2，其中，所述第一高电压v1可以等于(vh1
‑
vth1)，因此，所述反相模块10的所述输出端kn均为低电压，即所述第一下拉晶体管t32、所述第二下拉晶体管sub t32和所述第三下拉晶体管t42关闭，所述第二副薄膜晶体管sub t21的所述漏极的电压未为被拉低。进一步的，在所述第一时段t1和所述第二时段t2，由于所述节点qn的信号q(n)分别为对应的第一高电压v1和对应的第二高电压v2，可以认为所述第二副薄膜晶体管sub t21开启，即所述第二副薄膜晶体管sub t21的所述漏极的电压跟随着所述副时钟信号sub ck变化，又由于“所述副时钟信号sub ck在所述第一时段t1的电压值小于所述副时钟信号sub ck在所述第二时段t2的电压值”，即所述本级的副栅极信号sub g(n)在所述第一时段t1的电压值小于在所述第二时段t2的电压值。当然，在所述第二时段t2之后的时刻，由于所述节点qn的信号q(n)为对应的低电压，所述反相模块10的所述输出端kn均为高电压，所述第二副薄膜晶体管sub t21的所述漏极的电压被拉低，即所述本级的副栅极信号sub g(n)等于所述下拉电压vss的电压值。
45.可以理解的，根据上文分析可知，将所述副时钟信号sub ck在所述第一时段t1的电压值设置为小于在所述第二时段t2的电压值，可以使得所述本级的副栅极信号sub g(n)的波形图与所述上一级的副栅极信号sub g(n
‑
1)的波形图在延迟所述第一时段t1的前提下保持一致，可以实现多级所述栅极驱动单元100中的有效避免下级传衰减和维持有效级传。
46.在一实施例中，如图4所示，本级的主栅极信号g(n)比所述上一级的主栅极信号g(n
‑
1)延迟的时长等于所述第一时段t1的时长。具体的，由于所述本级的主栅极信号g(n)比所述上一级的主栅极信号g(n
‑
1)延迟的时长等于所述第一时段t1的时长，即所述主栅极信号g(n)随着级数的增加而发生对应的时长的延迟，即每一级主栅极信号g(n)均比上一级的主栅极信号g(n
‑
1)以所述第一时段t1的时长为延迟时长而发生延迟。进一步的，结合图2、图4和上文分析可知，在所述第一时段t1，所述上一级的主栅极信号g(n
‑
1)为对应的高电压vh1使得第一薄膜晶体管t11开启；在所述第二时段t2，所述上一级的副栅极信号g(n
‑
1)为对应的低电压vl1使得所述第一薄膜晶体管t11关闭，与此同时，本级的主栅极信号g(n)为对应的高电压vh1以使下一级的所述第一薄膜晶体管t11开启以实现相同的功能，直至最后一级的所述栅极驱动单元100实现相应的功能。
47.在一实施例中，如图2所示，每一所述栅极驱动单元100还包括：第二主薄膜晶体管t21，所述第二主薄膜晶体管t21包括栅极、源极和漏极，所述第二主薄膜晶体管t21的所述栅极电性连接所述第一薄膜晶体管t11的所述源极，所述第二主薄膜晶体管t21的所述源极电性连接主时钟信号ck，所述第二主薄膜晶体管t21的所述漏极作为节点gn以传输本级的所述主栅极信号g(n)；其中，如图4所示，所述主时钟信号ck为时钟信号，且所述主时钟信号ck在所述第一时段t1的电压值小于在所述第二时段t2的电压值。
48.其中，如图2所示，每一所述栅极驱动单元100还包括第一复位模块30，所述第一复位模块30的控制端加载为复位信号reset，所述第一复位模块30的输入端加载为低电压信号vss，所述第一复位模块30的输出端电性连接待复位端，所述待复位端和所述待下拉端电性连接。具体的，如图2所示，所述第一复位模块30包括第一复位晶体管trg、第二复位晶体管trq，所述第一复位晶体管trg的栅极、所述第二复位晶体管trq的栅极电性连接并且配置为所述第一复位模块30的控制端，所述第一复位晶体管trg的源极、所述第二复位晶体管trq的源极配置为所述第一复位模块30的输入端，所述第一复位晶体管trg的漏极、所述第二复位晶体管trq的漏极配置为所述第一复位模块30的输出端，所述第一复位晶体管trg的漏极电性连接所述第二主薄膜晶体管t21的所述源极，所述第二复位晶体管trq的源极电性连接所述节点qn。具体的，如图4所示，可以认为在所述第一时段t1之前的时刻，所述复位信号reset处于对应的高电平期间，即所述第一复位晶体管trg和所述第二复位晶体管trq均开启，所述节点qn和所述第二主薄膜晶体管t21的所述源极均通过所述第一复位模块30被加载为所述低电压信号vss。
49.同理，结合上文分析可知，如图4所示，在所述第一时段t1和所述第二时段t2，由于所述节点qn的信号q(n)分别为对应的第一高电压v1和对应的第二高电压v2，可以认为所述第二主薄膜晶体管t21开启，即所述第二主薄膜晶体管t21的所述漏极的电压跟随着所述主时钟信号ck变化，又由于“所述主时钟信号ck在所述第一时段t1的电压值小于在所述第二时段t2的电压值”，即所述本级的主栅极信号g(n)在所述第一时段t1的电压值小于在所述
第二时段t2的电压值。进一步的，所述下拉模块20的输出端还包括所述第一下拉晶体管t32的漏极和所述第三下拉晶体管t42的漏极，并且所述第一下拉晶体管t32的漏极、所述第三下拉晶体管t42的漏极分别和所述第二主薄膜晶体管t21的漏极、所述节点qn电性连接。具体的，在所述第二时段t2之后的时刻，由于所述节点qn的信号q(n)为对应的低电压，即所述反相模块10的所述输出端kn均为高电压，所述第二主薄膜晶体管t21的漏极、所述节点qn均通过所述下拉模块20被加载为所述下拉电压vss。
50.可以理解的，根据上文分析可知，将所述主时钟信号ck在所述第一时段t1的电压值设置为小于在所述第二时段t2的电压值，可以使得所述本级的主栅极信号g(n)的波形图与所述上一级的主栅极信号g(n
‑
1)的波形图在延迟所述第一时段t1的前提下保持一致，可以实现多级所述栅极驱动单元100中的级传。
51.其中，如图2所示，每一所述栅极驱动单元100还包括第二复位模块40，所述第二复位模块40包括第三复位晶体管t41、第四复位晶体管t31和第五复位晶体管sub t31，所述第三复位晶体管t41的栅极、所述第四复位晶体管t31的栅极和所述第五复位晶体管sub t31的栅极电性连接且被配置为所述第二复位模块40的控制端，所述第二复位模块40的控制端加载有下一级的主栅极信号g(n+1)，所述第三复位晶体管t41的源极、所述第四复位晶体管t31的源极和所述第五复位晶体管sub t31的源极电性连接且被配置为所述第二复位模块40的输入端，所述第二复位模块40的输入端加载有所述下拉电压vss，所述第三复位晶体管t41的漏极、所述第四复位晶体管t31的漏极和所述第五复位晶体管sub t31的漏极分别电性连接所述节点qn、所述节点gn和所述节点sub gn。可以理解的，在所述第二时段t2之后，所述下一级的主栅极信号g(n+1)会处于对应的高电压vh1，此时本级的所述节点qn、所述节点gn和所述节点sub gn均通过所述第二复位模块40被下拉为所述下拉电压vss。因此，可以理解为当每一级的所述主栅极信号g(n)处于对应的高电压vh1时，均会将上一级的节点qn
‑
1、节点gn
‑
1和节点sub gn
‑
1下拉为所述下拉电压vss。
52.本发明实施例提供了显示面板，所述显示面板包括如上文任一所述的栅极驱动电路。
53.本发明提供了栅极驱动电路和显示面板，所述栅极驱动电路包括多级栅极驱动单元，每一所述栅极驱动单元包括第一薄膜晶体管，所述第一薄膜晶体管包括主栅极、副栅极、源极和漏极，所述第一薄膜晶体管的所述主栅极和所述漏极电性连接，通过将所述第一薄膜晶体管的所述副栅极电性连接上一级的副栅极信号，并且所述上一级的副栅极信号通过所述副栅极控制所述第一薄膜晶体管的阈值电压在第一时段小于第一预设值，且在第二时段大于第二预设值，其中所述第二时段在所述第一时段之后，且所述第二时段和所述第一时段相邻；因此，本方案中的所述第一薄膜晶体管的阈值电压可以通过所述副栅极以及所述副栅极传输的所述副栅极信号进行调节，使得所述第一薄膜晶体管的阈值电压在不同的时刻具有所需要的值，以兼顾避免goa电路下级传衰减和维持goa电路有效级传。