提下所获得的所有其他实施例，都属于本发明保护的范围。
[0051]本发明实施例所述的双栅像素结构的驱动电路，用于驱动双栅像素结构，所述双栅像素结构包括多行像素单元，所述双栅像素结构的驱动电路包括多级阵列基板行驱动单元;
[0052]两级所述阵列基板行驱动单元输出的栅极驱动信号分时驱动同一行像素单元。
[0053]本发明实施例所述的双栅像素结构的驱动电路，通过采用两级所述阵列基板行驱动单元输出的栅极驱动信号分时驱动同一行像素单元，以使得当阵列设计为Z-反转并且采用双栅模式时，用于修补的覆盖物在1&2行预充电模式下也不会在奇偶行产生不同的寄生电容，从而避免奇偶行像素电压出现差异，以消除色偏问题，同时降低产品功耗，同时具有像素坏点修补功能。
[0054]根据一种具体的实施方式，驱动同一行像素单元的一所述阵列基板行驱动单元的栅极驱动信号输入端与驱动该行像素单元的另一所述阵列基板行驱动单元的输入端连接，驱动同一行像素单元的两阵列基板行驱动单元的时钟信号输入端接入的时钟信号相互反相，以使得驱动同一行像素单元的阵列基板行驱动单元输出的栅极驱动信号不同时有效，从而确保当阵列设计为Z-反转并且采用双栅模式时，用于修补的覆盖物在1&2行预充电模式下也不会在奇偶行产生不同的寄生电容。
[0055]根据一种具体实施例方式，第4n_3级阵列基板行驱动单元的时钟信号输入端接入第一时钟信号，第4n-2级阵列基板行驱动单元的时钟信号输入端接入第三时钟信号，所述第4n-3级阵列基板行驱动单元输出的栅极驱动信号和所述第4n-2级阵列基板行驱动单元输出的栅极驱动信号共同控制第2n-l行像素；
[0056]第4n_l级阵列基板行驱动单元的时钟信号输入端接入第二时钟信号，第4n级阵列基板行驱动单元的时钟信号输入端接入第四时钟信号，所述第4n-l级阵列基板行驱动单元输出的栅极驱动信号和所述第4n级阵列基板行驱动单元输出的栅极驱动信号共同控制第2n行像素；n为正整数，并且4n小于或等于所述双栅像素结构包括的像素单元的总行数；
[0057]第一行阵列基板行驱动单元的输入端和第三行阵列基板行驱动单元的输入端都接入起始信号；
[0058]第4n-3级阵列基板行驱动单元的栅极信号输出端与第4n_2级阵列基板行驱动单元的输入端连接；
[0059]第4n_2级阵列基板行驱动单元的栅极信号输出端与第4n+l级阵列基板行驱动单元的输入端连接；
[0060]第4n-l级阵列基板行驱动单元的栅极信号输出端与第4n级阵列基板行驱动单元的输入端连接；
[0061]第4n级阵列基板行驱动单元的栅极信号输出端与第4n+3级阵列基板行驱动单元的输入端连接；
[0062]所述第一时钟信号和第三时钟信号反相；第二时钟信号和第四时钟信号反相。
[0063]根据一种具体实施例方式，第4n_3级阵列基板行驱动单元的时钟信号输入端接入第一时钟信号，第4n-2级阵列基板行驱动单元的时钟信号输入端接入第三时钟信号，所述第4n-3级阵列基板行驱动单元输出的栅极驱动信号和所述第4n-2级阵列基板行驱动单元输出的栅极驱动信号共同控制第2n-l行像素；
[0064]第4n_l级阵列基板行驱动单元的时钟信号输入端接入第四时钟信号，第4n级阵列基板行驱动单元的时钟信号输入端接入第二时钟信号，所述第4n-l级阵列基板行驱动单元输出的栅极驱动信号和所述第4n级阵列基板行驱动单元输出的栅极驱动信号共同控制第2n行像素；n为正整数，并且4n小于或等于所述双栅像素结构包括的像素单元的总行数；
[0065]第一行阵列基板行驱动单元的输入端和第四行阵列基板行驱动单元的输入端都接入起始信号；
[0066]第4n-3级阵列基板行驱动单元的栅极信号输出端与第4n_2级阵列基板行驱动单元的输入端连接；
[0067]第4n_2级阵列基板行驱动单元的栅极信号输出端与第4n+l级阵列基板行驱动单元的输入端连接；
[0068]第4n级阵列基板行驱动单元的栅极信号输出端与第4n_l级阵列基板行驱动单元的输入端连接；
[0069]第4n_l级阵列基板行驱动单元的栅极信号输出端与第4n+4级阵列基板行驱动单元的输入端连接；
[0070]所述第一时钟信号和第三时钟信号反相；第二时钟信号和第四时钟信号反相。
[0071]根据一种具体实施例方式，第6n_5级阵列基板行驱动单元的时钟信号输入端接入第一时钟信号，第6n-4级阵列基板行驱动单元的时钟信号输入端接入第四时钟信号；
[0072]第6n_3级阵列基板行驱动单元的时钟信号输入端接入第二时钟信号，第6n_2级阵列基板行驱动单元的时钟信号输入端接入第五时钟信号；
[0073]第6n_l级阵列基板行驱动单元的时钟信号输入端接入第三时钟信号，第6n级阵列基板行驱动单元的时钟信号输入端接入第六时钟信号；
[0074]所述第一时钟信号和所述第四时钟信号反相，所述第二时钟信号和所述第五时钟信号反相，所述第三时钟信号和所述第六时钟信号反相；
[0075]第一级阵列基板行驱动单元的输入端、第三级阵列基板行驱动单元的输入端和第五级阵列基板行驱动单元的输入端都接入起始信号；
[0076]第6n_5级阵列基板行驱动单元的栅极驱动信号输出端与第6n_4级阵列基板行驱动单元的输入端连接；
[0077]第6n_3级阵列基板行驱动单元的栅极驱动信号输出端与第6n_2级阵列基板行驱动单元的输入端连接；
[0078]第6n_l级阵列基板行驱动单元的栅极驱动信号输出端与第6n级阵列基板行驱动单元的输入端连接；
[0079]第6n_4级阵列基板行驱动单元的栅极信号输出端与第6n+l级阵列基板行驱动单元的输入端连接；
[0080]第6n-2级阵列基板行驱动单元的栅极信号输出端与第6n+3级阵列基板行驱动单元的输入端连接；
[0081]第6n级阵列基板行驱动单元的栅极信号输出端与第6n+5级阵列基板行驱动单元的输入端连接；
[0082]第6n-5级阵列基板行驱动单元输出的栅极驱动信号输出端与第6n_4级阵列基板行驱动单元输出的栅极驱动信号输出端共同控制第3n-2行像素单元；
[0083]第6n-3级阵列基板行驱动单元输出的栅极驱动信号输出端与第6n_2级阵列基板行驱动单元输出的栅极驱动信号输出端共同控制第3n-l行像素单元；
[0084]第6n_l级阵列基板行驱动单元输出的栅极驱动信号输出端与第6n级阵列基板行驱动单元输出的栅极驱动信号输出端共同控制第3n行像素单元；
[0085]η为正整数，并且6η小于或等于所述双栅像素结构包括的像素单元的总行数。
[0086]下面通过三个具体实施例来说明本发明所述的双栅像素结构的驱动电路:
[0087]如图1所示，本发明第一具体实施例所述的双栅像素结构的驱动电路包括第一级阵列基板行驱动单元GOA1、第二级阵列基板行驱动单元GOA2、第三级阵列基板行驱动单元GOA3、第四级阵列基板行驱动单元G0A4、第五级阵列基板行驱动单元GOA5、第六级阵列基板行驱动单元GOA6、第七级阵列基板行驱动单元GOA7和第八级阵列基板行驱动单元GOA8，其中，
[0088]GOAl的输入端和GOA3的输入端接入起始信号STV ；
[0089]GOAl的时钟信号输入端和GOA5的时钟信号输入端都接入第一时钟信号CLK1，G0A4的时钟信号输入端和GOA8的时钟信号输入端都接入第四时钟信号CLK4，GOA2的时钟信号输入端和GOA6的时钟信号输入端都接入第三时钟信号CLK3，GOA3的时钟信号输入端和GOA7的时钟信号输入端都接入第二时钟信号CLK2，第一时钟信号CLKl和第三时钟信号CLK3反相，第二时钟信号CLK2和第四时钟信号CLK4反相；
[0090]GOAl的栅极信号输出端与G0A2的输入端连接，G0A3的栅极信号输出端与G0A4的输入端连接；
[0091]G0A2的栅极信号输出端与G0A5的输入端连接，G0A7的栅极信号输出端与G0A8的输入端连接；
[0092]G0A5的栅极信号输出端与G0A6的输入端连接，G0A4的栅极信号输出端与G0A7的输入端连接；
[0093]GOAl输出的栅极驱动信号驱动第一条栅线Gatel，G0A2输出的栅极驱动信号驱动第二条栅线Gate2，G0A3输出的栅极驱动信号驱动第三条栅线Gate3，G0A4输出的栅极驱动信号驱动第四条栅线Gate4，G0A5输出的栅极驱动信号驱动第五条栅线Gate5，G0A6输出的栅极驱动信号驱动第六条栅线Gate6，G0A7输出的栅极驱动信号驱动第七条栅线Gate7，G0A8输出的栅极驱动信号驱动第八条栅线GateS，依次类推，GOAN输出的栅极驱动信号驱动第N条栅线GateN，N为正整数；
[0094]GOAl输出的栅极驱动信号和G0A2输出的栅极驱动信号共同控制第一行像素单元;
[0095]G0A3输出的栅极驱动信号和G0A4输出的栅极驱动信号共同控制第二行像素单元;
[0096]GOA5输出的栅极驱动信号和GOA6输出的