栅极驱动信号共同控制第三行像素单元;
[0097]GOA7输出的栅极驱动信号和GOA8输出的栅极驱动信号共同控制第四行像素单元;
[0098]CLKl和CLK3控制奇数行像素的两条栅极所对应的阵列基板行驱动单元的栅极驱动信号输出，CLK2和CLK4控制偶数行的两条栅极所对应的阵列基板行驱动单元的栅极驱动信号输出；
[0099]图2是在第一具体实施例中Gatel至Gate8上的栅极驱动信号的时序图，如图1、图2所示，GOAl的栅极信号输出端作为G0A2的输入端，Gatel上的栅极驱动信号和Gate2上的栅极驱动信号不存在同时为高电位的情况，G0A5的栅极信号输出端作为G0A6的输入端，Gate5上的栅极驱动信号和Gate6上的栅极驱动信号不存在同时为高电位的情况，如上设计可以保证控制奇数行像素的两条栅线之间不存在预充电，保证控制偶数行像素的两条栅线之间不存在预充电；Gate3上的栅极驱动信号和Gate4上的栅极驱动信号不存在同时为高电位的情况，G0A3的栅极信号输出端作为G0A4的输入端，Gate7上的栅极驱动信号和Gate8上的栅极驱动信号不存在同时为高电位的情况，G0A7的栅极信号输出端作为G0A8的输入端，这样设计保证控制偶数行像素的两条栅线之间不存在预充电。
[0100]如图3所示，本发明第二具体实施例所述的双栅像素结构的驱动电路包括第一级阵列基板行驱动单元GOA1、第二级阵列基板行驱动单元GOA2、第三级阵列基板行驱动单元GOA3、第四级阵列基板行驱动单元G0A4、第五级阵列基板行驱动单元GOA5、第六级阵列基板行驱动单元GOA6、第七级阵列基板行驱动单元GOA7和第八级阵列基板行驱动单元GOA8，其中，
[0101 ] GOAl的输入端和G0A4的输入端接入起始信号STV ；
[0102]GOAl的时钟信号输入端和G0A5的时钟信号输入端都接入第一时钟信号CLK1，G0A3的时钟信号输入端和G0A7的时钟信号输入端都接入第四时钟信号CLK4，G0A2的时钟信号输入端和G0A6的时钟信号输入端都接入第三时钟信号CLK3，G0A4的时钟信号输入端和G0A8的时钟信号输入端都接入第二时钟信号CLK2，第一时钟信号CLKl和第三时钟信号CLK3反相，第二时钟信号CLK2和第四时钟信号CLK4反相；
[0103]GOAl的栅极信号输出端与G0A2的输入端连接，G0A4的栅极信号输出端与G0A3的输入端连接；
[0104]G0A5的栅极信号输出端与G0A6的输入端连接，G0A8的栅极信号输出端与G0A7的输入端连接；
[0105]G0A3的栅极信号输出端与G0A8的输入端连接，G0A2的栅极信号输出端与G0A5的输入端连接；
[0106]GOAl输出的栅极驱动信号驱动第一条栅线Gatel，G0A2输出的栅极驱动信号驱动第二条栅线Gate2，G0A3输出的栅极驱动信号驱动第三条栅线Gate3，G0A4输出的栅极驱动信号驱动第四条栅线Gate4，G0A5输出的栅极驱动信号驱动第五条栅线Gate5，G0A6输出的栅极驱动信号驱动第六条栅线Gate6，G0A7输出的栅极驱动信号驱动第七条栅线Gate7，G0A8输出的栅极驱动信号驱动第八条栅线GateS，依次类推，GOAN输出的栅极驱动信号驱动第N条栅线GateN，N为正整数；
[0107]GOAl输出的栅极驱动信号和G0A2输出的栅极驱动信号共同控制第一行像素单元;
[0108]G0A3输出的栅极驱动信号和G0A4输出的栅极驱动信号共同控制第二行像素单元;
[0109]G0A5输出的栅极驱动信号和G0A6输出的栅极驱动信号共同控制第三行像素单元;
[0110]G0A7输出的栅极驱动信号和G0A8输出的栅极驱动信号共同控制第四行像素单元;
[0111]CLKl和CLK3控制奇数行像素的两条栅极所对应的阵列基板行驱动单元的栅极驱动信号输出，CLK2和CLK4控制偶数行的两条栅极所对应的阵列基板行驱动单元的栅极驱动信号输出；
[0112]图4在第二具体实施例中Gatel至Gate8上的栅极驱动信号的时序图，如图3、图4所示，GOAl的栅极信号输出端作为G0A2的输入端，Gatel上的栅极驱动信号和Gate2上的栅极驱动信号不存在同时为高电位的情况，Gate5上的栅极驱动信号和Gate6上的栅极驱动信号不存在同时为高电位的情况，G0A5栅极信号输出端作为G0A6的输入端，如上设计可以保证控制奇数行像素的两条栅线之间不存在预充电，保证控制偶数行像素的两条栅线之间不存在预充电；G0A4的栅极信号输出端作为G0A3的输入端，Gate3上的栅极驱动信号和Gate4上的栅极驱动信号不存在同时为高电位的情况，G0A8的栅极信号输出端作为G0A7的输入端，Gate7上的栅极驱动信号和GateS上的栅极驱动信号不存在同时为高电位的情况，这样设计保证控制偶数行像素的两条栅线之间不存在预充电。
[0113]如图5所示，本发明第三具体实施例所述的双栅像素结构的驱动电路包括第一级阵列基板行驱动单元G0A1、第二级阵列基板行驱动单元G0A2、第三级阵列基板行驱动单元G0A3、第四级阵列基板行驱动单元G0A4、第五级阵列基板行驱动单元G0A5、第六级阵列基板行驱动单元G0A6、第七级阵列基板行驱动单元G0A7、第八级阵列基板行驱动单元G0A8、第九级阵列基板行驱动单元G0A9、第十级阵列基板行驱动单元G0A10、第十一级阵列基板行驱动单元G0A11、第十二级阵列基板行驱动单元G0A12，其中，
[0114]GOAl的输入端、G0A3的输入端和G0A5的输入端接入起始信号STV ；
[0115]GOAl的时钟信号输入端和G0A7的时钟信号输入端都接入第一时钟信号CLK1，G0A3的时钟信号输入端和G0A9的时钟信号输入端都接入第二时钟信号CLK2，G0A5的时钟信号输入端和GOAll的时钟信号输入端都接入第三时钟信号CLK3，G0A2的时钟信号输入端和G0A8的时钟信号输入端都接入第四时钟信号CLK4，G0A4的时钟信号输入端和G0A10的时钟信号输入端都接入第五时钟信号CLK5，G0A6的时钟信号输入端和G0A12的时钟信号输入端都接入第六时钟信号CLK6 ；
[0116]所述第一时钟信号CLKl和所述第四时钟信号CLK4反相，所述第二时钟信号CLK2和所述第五时钟信号CLK5反相，所述第三时钟信号CLK3和所述第六时钟信号CLK6反相；
[0117]GOAl的栅极信号输出端与G0A2的输入端连接，G0A7的栅极信号输出端与G0A8的输入端连接；
[0118]G0A3的栅极信号输出端与G0A4的输入端连接，G0A9的栅极信号输出端与G0A10的输入端连接；
[0119]GOA5的栅极信号输出端与GOA6的输入端连接，GOAll的栅极信号输出端与G0A12的输入端连接；
[0120]G0A2的栅极信号输出端与G0A7的输入端连接，G0A4的栅极信号输出端与G0A9的输入端连接，G0A6的栅极信号输出端与GOAll的输入端连接；
[0121]第一级阵列基板行驱动单元GOAl输出的栅极驱动信号输出端与第二级阵列基板行驱动单元G0A2输出的栅极驱动信号输出端共同控制第一行像素单元；
[0122]第三级阵列基板行驱动单元G0A3输出的栅极驱动信号输出端与第四级阵列基板行驱动单元G0A4输出的栅极驱动信号输出端共同控制第二行像素单元；
[0123]第五级阵列基板行驱动单元G0A5输出的栅极驱动信号输出端与第六级阵列基板行驱动单元G0A6输出的栅极驱动信号输出端共同控制第三行像素单元；
[0124]第七级阵列基板行驱动单元G0A7输出的栅极驱动信号输出端与第八级阵列基板行驱动单元G0A8输出的栅极驱动信号输出端共同控制第四行像素单元；
[0125]第九级阵列基板行驱动单元G0A9输出的栅极驱动信号输出端与第十级阵列基板行驱动单元G0A10输出的栅极驱动信号输出端共同控制第五行像素单元；
[0126]第十一级阵列基板行驱动单元GOAll输出的栅极驱动信号输出端与第十二级阵列基板行驱动单元G0A12输出的栅极驱动信号输出端共同控制第六行像素单元；
[0127]GOAl输出的栅极驱动信号驱动第一条栅线Gatel，G0A2输出的栅极驱动信号驱动第二条栅线Gate2，G0A3输出的栅极驱动信号驱动第三条栅线Gate3，G0A4输出的栅极驱动信号驱动第四条栅线Gate4，G0A5输出的栅极驱动信号驱动第五条栅线Gate5，G0A6输出的栅极驱动信号驱动第六条栅线Gate6，G0A7输出的栅极驱动信号驱动第七条栅线Gate7，G0A8输出的栅极驱动信号驱动第八条栅线GateS，G0A9输出的栅极驱动信号驱动第九条栅线Gate9，G0A10输出的栅极驱动信号驱动第十条栅线GatelO，GOAll输出的栅极驱动信号驱动第十一条栅线Gatell，G0A12输出的栅极驱动信号驱动第十二条栅线Gatel2，依次类推，GOAN输出的栅极驱动信号驱动第N条栅线GateN，N为正整数；
[0128]图6是在第三具体实施例中Gatel至Gate 12上的栅极驱动信号的时