一种移位寄存器及其级联电路的制作方法
【技术领域】
[0001]本实用新型涉及半导体显示器件领域，特别是涉及一种移位寄存器及其级联电路。
【背景技术】
[0002]在显示面板中，都需要行驱动信号来提供像素电路扫描，以显示完整的画面。传统技术中的行驱动信号由行驱动1C产生，为了减少1C的数量以节省陈本，同时也为了减少面板边框的宽度，近年来将面板上的行驱动电路整合于玻璃基板中，成为阵列基板行驱动技术。
[0003]阵列基板中需要移位寄存器为像素电路提供扫描或者复位信号，而目前的移位寄存器在设计时，需要较多的薄膜晶体管及电容，电路比较复杂，电路可靠性较低，且不利于显示面板的边框窄化设计。
【实用新型内容】
[0004]基于此，有必要提供一种移位寄存器及其级联电路，相比于传统技术只需要较少的薄膜晶体管和电容，可提高电路的可靠性，并有利于显示面板的边框窄化设计。
[0005]—种移位寄存器，包括:第一至第八薄膜晶体管和电容；
[0006]所述第一薄膜晶体管的栅极连接第一时钟信号，源极/漏极连接电源电压信号，漏极/源极连接输出端；
[0007]第二薄膜晶体管的栅极连接第三时钟信号，源极/漏极连接第二电路节点，漏极/源极连接所述电源电压信号；
[0008]第三薄膜晶体管的栅极连接第二时钟信号，源极/漏极连接第一电路节点，漏极/源极连接所述第二时钟信号；
[0009]第四薄膜晶体管的栅极连接输入端，源极/漏极连接所述第一电路节点，漏极/源极连接所述电源电压信号；
[0010]第五薄膜晶体管的栅极连接所述第二电路节点，源极/漏极连接所述输出端，漏极/源极连接所述第二时钟信号；
[0011]第六薄膜晶体管的栅极连接所述第三时钟信号，源极/漏极连接所述输出端，漏极/源极连接所述电源电压信号；
[0012]第七薄膜晶体管的栅极连接所述第一时钟信号，源极/漏极连接所述输入端，漏极/源极连接所述第二电路节点；
[0013]所述第八薄膜晶体管的栅极连接所述第三时钟信号，源极/漏极连接所述第三时钟信号，漏极/源极连接所述第一电路节点；
[0014]所述电容的一端连接所述第一电路节点，另一端连接所述第二电路节点。
[0015]在一个实施例中，所述第一至第八薄膜晶体管均为P沟道薄膜晶体管；所述电源电压信号为高电平电压信号；所述第一、第二、第三时钟信号的占空比均为2/3，周期均为T，低电平依次间隔T/3。
[0016]在一个实施例中，所述第一至第八薄膜晶体管均为Ν沟道薄膜晶体管；所述电源电压信号为低电平电压信号；所述第一、第二、第三时钟信号的占空比均为1/3，周期均为Τ，高电平依次间隔Τ/3。
[0017]—种移位寄存器级联电路，包括:电源电压信号线、CK1时钟信号线、CK2时钟信号线、CK3时钟信号线，以及第一级至第Ν级移位寄存器；
[0018]所述第一级至第Ν级移位寄存器为上述任意之一的移位寄存器；
[0019]所述第一级移位寄存器的输入端作为所述移位寄存器级联电路的输入，所述第Ν级移位寄存器的输出端作为所述移位寄存器级联电路的输出；上一级移位寄存器的输出端连接下一级移位寄存器的输入端；所述第一级至第Ν级移位寄存器的电源电压信号连接至所述电源电压信号线；
[0020]第(3Κ+1)级移位寄存器的第一时钟信号连接至CK1时钟信号线，第二时钟信号连接至CK2时钟信号线，第三时钟信号连接至CK3时钟信号线；
[0021]第(3Κ+2)级移位寄存器的第一时钟信号连接至CK2时钟信号线，第二时钟信号连接至CK3时钟信号线，第三时钟信号连接至CK1时钟信号线；
[0022]第(3Κ+3)级移位寄存器的第一时钟信号线连接至CK3时钟信号线，第二时钟信号线连接至CK1时钟信号线，第三时钟信号连接至CK2时钟信号线；
[0023]其中3Κ+3不超过Ν，Κ为非负整数，Ν为正整数。
[0024]上述移位寄存器及其级联电路，每个移位寄存器电路中只含有第一至第八薄膜晶体管和一个电容，这种8T1C的电路结构相比传统技术，需要较少的薄膜晶体管和电容，电路稳定，有利于显示面板的边框窄化设计。
【附图说明】
[0025]图1为一个实施例中的移位寄存器的电路结构示意图；
[0026]图2为图1实施例中移位寄存器的工作时序图；
[0027]图3为另一个实施例中的移位寄存器的电路结构示意图；
[0028]图4为对应于图3实施例中的移位寄存器的工作时序图；
[0029]图5为一个实施例中的移位寄存器级联电路的结构示意图。
【具体实施方式】
[0030]为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
[0031]参见图1，在一个实施例中提供了一种移位寄存器，包括:第一至第八薄膜晶体管(Ml至M8)和电容C。第一薄膜晶体管Ml的栅极连接第一时钟信号CK1，源极/漏极连接电源电压信号(本实施例的薄膜晶体管为P沟道薄膜晶体管，电源电压信号为高电平电压信号VGH)，漏极/源极连接输出端OUTPUT。第二薄膜晶体管M2的栅极连接第三时钟信号CK3，源极/漏极连接第二电路节点NET2，漏极/源极连接电源电压信号VGH。第三薄膜晶体管M3的栅极连接第二时钟信号CK2，源极/漏极连接第一电路节点NET1，漏极/源极连接第二时钟信号CK2。第四薄膜晶体管M4的栅极连接输入端INPUT，源极/漏极连接第一电路节点NET1，漏极/源极连接电源电压信号VGH。第五薄膜晶体管M5的栅极连接第二电路节点NET2，源极/漏极连接输出端OUTPUT，漏极/源极连接第二时钟信号CK2。第六薄膜晶体管M6的栅极连接第三时钟信号CK3，源极/漏极连接输出端OUTPUT，漏极/源极连接电源电压信号VGH。第七薄膜晶体管M7的栅极连接第一时钟信号CK1，源极/漏极连接输入端INPUT，漏极/源极连接第二电路节点NET2。第八薄膜晶体管M8的栅极连接第三时钟信号CK3，源极/漏极连接第三时钟信号CK3，漏极/源极连接第一电路节点NET1。电容C的一端连接第一电路节点NET1，另一端连接第二电路节点NET2。
[0032]本实施例中的薄膜晶体管均为P沟道薄膜晶体管，电源电压信号为高电平电压信号VGH，工作时序图如图2所示，其中第一、第二、第三时钟信号的占空比均为2/3，周期均为T，低电平依次间隔T/3(T/3 = ΤΙ = Τ2 = Τ3 = Τ4……)。其工作过程分为下述多个阶段:
[0033]Τ1阶段，INPUT输入低电平信号，CK1也为低电平，CK2和CK3为高电平。这时M1、M4和M7导通，其余薄膜晶体管为截止状态。Ml导通，OUTPUT为高电平。NET2节点电压为低电平VGL，NET1节点电压为高电平，此时电容正向充电。
[0034]T2阶段