包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法与流程

1.本文所公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。


背景技术：

2.存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个体存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
3.存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个体存储器单元可经配置以存储两个以上水平或状态的信息。
4.场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
5.快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使bios存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代传统的硬盘。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
6.nand可以是集成式快闪存储器的基本架构。nand单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为nand串)。nand架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可逆可编程竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元之下。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠的存储器单元。
7.存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线
层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其界定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
附图说明
8.图1是根据本发明的实施例的处于处理中的衬底的一部分的图解横截面图，且穿过图2中的线1-1截取。
9.图2是穿过图1中的线2-2截取的图解横截面图。
10.图3和4是图1和2的部分的放大视图。
11.图5到23是根据本发明的一些实施例的处于处理中的图1到4的构造或其部分的图解依序截面、展开、放大和/或局部视图。
12.图24和25示出本发明的替代实例方法和/或结构实施例。
具体实施方式
13.本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列为例如nand或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下cmos)。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，nand架构)。参考图1到23描述第一实例方法实施例，其可视为“后栅”或“替换栅”过程，且从图1到4开始。
14.图1和2示出构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘(即，其中以电学方式)材料中的任何一或多者的基底衬底11。各种材料已竖向形成于基底衬底11上方。材料可在图1到4所描绘材料的旁边、竖向内侧或竖向外侧。例如，可以在基底衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列12)内的组件的控制和/或其它外围电路系统，并且所述系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文档中，“子阵列”也可视为阵列。
15.包括导体材料17(例如，wsi
x
顶上的导电掺杂的多晶硅)的导体层16在衬底11上方形成。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或公共源极线或板)的部分。包括竖直交替的绝缘层20*和导电层22*的堆叠18在导体层16上方形成(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。层20*和22*中的每一个层的实例厚度为22纳米到60纳米。只示出了少量层20*和22*，但堆叠18更有可能包括几十个、一百个或更多个层20*和22*。可是或可不是外围和/或控制电路的部分的其它电路可处于导体层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最下部的导电层22*下方和/或在最上部的导电层22*上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最下部导电层22*之间，且一或多个选择栅极层可在导电层22*的最上部上方。替代地或另外，所描绘的最上部和最下部导电层22*中的至少一
个可以是选择栅极层。无论如何，导电层22*(替代地称为第一层)可不包括传导材料，且绝缘层20*(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例导电层22*包括可为完全或部分牺牲性的第一材料26(例如，氮化硅)。实例绝缘层20*包括第二材料24(例如，二氧化硅)，所述第二材料的成分与第一材料26的成分不同且所述第二材料可以是完全或部分牺牲性的。
16.在一些实施例中，最下部第一层22z比其上方的第一层22*更厚，且在一个此类实施例中是其上方的第一层22*的厚度的至少1.5倍。在一个实施例中，且如图所示，最下部第一层22z不直接抵靠导体层16的导体材料17，例如其中最下部第二层20z竖直处于导体层16的导体材料17与最下部第一层22z之间。或者，最下部的第一层可直接抵靠导体层(未展示)的导体材料。在一个实施例中，最下部第二层20z直接抵靠导体层16的导体材料17的顶部19。在一个实施例中，最下部第二层20z比其上方的第二层20*薄。在一个实施例中，紧接在最下部第一层22z上方的第二层20x(例如，次高的第二层20x)比其上方的第二层20*厚。
17.紧接在最下部第一层22z上方的第二层20x(即，不存在竖直位于最下部第一层22z与紧接在其上方的所述第二层20x之间的其它第二层)的第二层材料包括上部第一绝缘材料21和在上部第一绝缘材料21下面的下部第二材料23，其中下部第二材料23具有与上部第一绝缘材料21不同的成分。上部第一绝缘材料21可具有与材料24相同的成分。在一些实施例中，紧接在最下部第一层22z上方的第二层20x的第二层材料可被视为包括上部绝缘材料21、下部材料27以及竖直处于上部第一绝缘材料21与下部材料27之间的中间材料23，其中中间材料23具有与下部材料27的成分和上部绝缘材料21的成分不同的成分(在一些实施例中下部材料27是任选的)。上部绝缘材料21和下部材料27可具有彼此相同的厚度或具有不同厚度。下部第二材料23可比上部第一绝缘材料21和下部材料27中的每一者薄(如所展示)，或可比上部第一绝缘材料21和下部材料27(未展示)中的每一者厚。无论如何，在一些实施例中，上部绝缘材料21和下部材料27相对于彼此具有相同成分(例如，且与材料24相同的成分)，并且在其它实施例中相对于彼此具有不同成分。在一些实施例中，下部第二材料23/中间材料23包括以下中的至少一者：导电掺杂多晶硅、未经导电掺杂的多晶硅、碳掺杂的多晶硅、氮化硅、未掺杂的氮化硅、碳掺杂的氮化硅以及金属材料。
18.穿过绝缘层20*和导电层22*到导体层16(例如通过蚀刻)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内渐缩(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最下部绝缘层20顶上或内部。将沟道开口25至少延伸到导体层16的导体材料17中的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻终止材料(未展示)可在导体层16的导体材料17内或顶上，以在期望时促进相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻停止材料可以是牺牲性或非牺牲性的。
19.已在堆叠18中(例如，通过各向异性蚀刻)形成水平拉长的沟槽40，以形成横向间隔开的存储器块区58。借助于实例且仅为简洁起见，将沟道开口25示出为布置成每行四个和五个沟道开口25的交错行的群组或列，且布置在横向间隔开的存储器块区58中，所述存储器块区在成品电路构造中将包括横向间隔开的存储器块58。在此文档中，“块”一般包含“子块”。沟槽40通常将宽于沟道开口25(例如，10到20倍宽，但为简洁起见未展示此类较宽程度)。存储器块区域58和所得存储器块58(尚未展示)可视为是纵向延伸的且例如沿着方
向55定向。可使用任何替代性现有或将来开发的布置和构造。沟槽40可具有直接抵靠着最下部第一层22z的第一材料26(在顶上或内部)的相应底部。沟槽40已加衬有薄内衬材料35(例如，掺杂或未掺杂的多晶硅或金属材料)，所述内衬材料可部分或完全为牺牲性的且理想地为除材料24和26的成分以外的成分。这可保形地沉积，并且其后大体上从水平表面上方去除，例如通过其无掩模的各向异性间隔类蚀刻或通过短湿式蚀刻去除。
20.晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。正形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)以及横向位于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)、绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕获材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如具有包夹在两个绝缘体氧化物[例如二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向处于沟道材料与存储材料之间。
[0021]
图1到4展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20*和导电层22*形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别开口25内沉积其相应薄层且随后将此类晶体管材料往回至少平坦化到堆叠18的顶部表面来形成。
[0022]
沟道材料36还竖向地沿着绝缘层20*和导电层22*形成于沟道开口25中，因此包括沟道开口25中的个别操作性沟道材料串53。沟道材料36可被视为具有其最下部表面71。在一个实施例中，沟道材料串53沿着其具有存储器单元材料(例如,30、32和34)，并且其中第二层材料(例如,24)水平地在紧邻的沟道材料串53之间。归因于比例，材料30、32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗以及所谓的iii/v半导体材料(例如，gaas、inp、gap以及gan)。材料30、32、34和36中的每一者的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25的基底去除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一个单独地发生(如所展示)，或可仅相对于一些发生(未展示)。替代地且仅作为举例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件直接电耦合到导体层16的导体材料17(尚未展示)。沟道开口25展示为包括径向中心固体介电材料38(例如，旋涂介电质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
[0023]
参考图5和6，已相对于第二层材料24、内衬材料35和下部材料27选择性地各向同性地蚀刻最下部第一层22z(未展示)中的第一层材料26(例如，使用液体或蒸气h3po4作为主要蚀刻剂，其中材料26为氮化硅且暴露的其它材料包括一或多种氧化物或多晶硅)。
[0024]
图7和8展示实例后续处理，其中在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅与氮化硅的组合)已被蚀刻以暴露沟道材料串53的沟道材料36的侧壁41。无论如何，并且在一个实施例中，下部材料27如图5和6中所展示存在，紧接在最下部第一层22z上方的第二层20x中的下部材料27(未在图7和8中展示)已相对于中间材料23的下部表面31而被选择性地蚀刻和暴露所述下部表面。作为实例，考虑一实施例，其中材料23是多晶硅，材料21、24和27是二氧化硅，且存储器单元材料
30、32和34分别是二氧化硅和氮化硅层中的一或多者。在此类实例中，所描绘的构造可通过使用经改性或不同的化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。作为实例，100:1(按体积计)的水与hf的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与hf的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中需要达成由图7和8所示的实例构造。本领域的技术人员能够选择其它化学物质以用于蚀刻其它不同材料，其中需要如图7和8所示的构造。下部材料27(未展示)被展示为已在图7和8的处理中去除，尽管这在一些实施例中可能直到稍后才被去除。如图5和6中所示的最下部第二层20z的材料24在图7和8中也被去除(未图示)。
[0025]
参看图9到11，通过去除如图7和8中所示的最下部第一层22z中的第一层材料26而留下的空隙空间中的最下部第一层22z中已形成导电材料70。导电材料70包括位于最下部第一层22z中的个别存储器块区58的相对侧73中和纵向沿着所述相对侧的接缝72。接缝72可以是导电材料70从在通过去除第一层材料26而留下的空隙空间中的上表面和下表面进行沉积的结果的制品。接缝72可横向完全跨越个别存储器块区58延伸(如图所示)或者可从相对侧73仅部分地横向延伸进入存储器块区58(并非完全跨越且未图示)。导电材料70可具有任何现有或未来开发的成分，其中导电掺杂半导电材料(例如，导电掺杂多晶硅)和/或金属材料为实例。在一些实施例中，接缝72可被视为有效地界定上部导电材料78和下部导电材料79，这些导电材料直接电耦合在一起且相对于彼此可具有相同成分或不同成分。
[0026]
参看图12到14，接缝72已被流体穿透(由向下指向的箭头80指示)，其在纵向沿着最下部第一层22z中的个别存储器块区58的相对侧73的接缝72中形成中间材料75。中间材料75包括与导电材料70不同的成分。中间材料可为绝缘的，可为导电的，可为半导电的，或可为绝缘、导电和半导电中的两种或更多种的组合(如果包括多个成分)。使用的流体可为气态、液态、等离子体和超临界中的任一种或多种。用流体穿透接缝72可在其中物理上沉积材料(无任何反应)，或流体可与导电材料70反应以将中间材料75形成为包括反应产物(即，流体的一些组分与导电材料70的一些组分的反应产物)。在一个实施例中，反应产物包括氧化物(例如，由包括氧原子的流体形成[例如，o2，o3，h2o等])，在一个实施例中包括绝缘的氧化物，且在一个此类实施例中导电材料70包括硅且氧化物包括二氧化硅。在一个实施例中，反应产物包括金属材料，在一个此类实施例中包括元素形式的金属，且在另一此类实施例中包括金属化合物。在一个实施例中，导电材料70包括硅且所述金属化合物包括金属硅化物(例如，由含有wf6的流体形成的wsi
x
)。中间材料75可包括以上实例材料中的任一者或其它实例材料，与是否形成反应产物无关。
[0027]
在一个实施例中且如图所示，在至少一个竖直横截面(例如，图13的竖直横截面)中，中间材料75形成于个别存储器块区58的横向外部部分81中但不形成于个别存储器块区58的横向内部部分82中。图24和25中示出替代实例构造10a。已在适当时使用来自上文所描述实施例的相同标号，其中用后缀“a”指示某些构造差异。图24和25在所描绘的竖直横截面中示出其中中间材料75a完全跨越个别存储器块区58形成的实例。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
[0028]
参看图15到17，中间材料75、导电材料70和内衬材料35已连续地从沟槽40去除(例如，通过蚀刻)以分别暴露层22和20的材料20和24。在克服与从沟槽40去除导电材料70相关
联的问题时至少部分地推动本发明的一些方面。具体地，可使用各向同性湿式蚀刻化学方法来进行此类去除，其穿透接缝72从而导致存储器块区58内的导电材料70的不良去除。接缝72中的中间材料75的存在可排除或至少减少此类不良去除。
[0029]
参考图18到23，导电层22的材料26(未展示)已例如通过相对于其它暴露材料理想地选择性地(例如，使用液态或气态h3po4作为主蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)穿过沟槽40各向同性地蚀刻掉而移除。在实例实施例中，导电层22中的材料26(未展示)是牺牲性的且已被导电材料48代替，且此后已从沟槽40中移除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
[0030]
可在形成导电材料48之前形成薄的绝缘衬里(例如，al2o3且未展示)。晶体管和/或存储器单元56的近似位置在图23中用括号指示，且一些在图18、19、21和22中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未展示)。导电材料48可视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图23)。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为横向位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层22的导电材料48在形成沟道开口25和/或沟槽40之后形成。替代地，例如关于“先栅”处理，导电叠层的导电材料可在形成沟道开口25和/或沟槽40(未展示)之前形成。
[0031]
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件可在存储器单元中具有以下功能：在编程模式中，电荷阻挡件可防止电荷载流子朝向控制栅极从存储材料(例如，浮动栅极材料、电荷捕集材料等)离开，且在擦除模式中，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料中。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区包括绝缘体材料30。借助于其它实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的界面可足以在不存在任何单独成分绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化铪和二氧化硅中的一或多个。
[0032]
在一个实施例中且如所展示，沟道材料串53的沟道材料36的最下部表面71从未直接抵靠导体层16的任一个导体材料17。
[0033]
介入材料57已经形成于沟槽40中，且由此在横向上位于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此类材料可包含绝缘、半导电和传导材料中的一或多种材料，并且无论如何，可促进成品电路系统构造中导电层22*相对彼此的短接。实例绝缘材料是sio2、si3n4、al2o3和未掺杂多晶硅中的一或多者。介入材料57可包含穿阵列通孔(未展示)。在形成指定为介
入材料57的材料之前形成的沟槽40中的一些材料可保留，并且由此包括介入材料57的一部分。
[0034]
如本文中关于其它实施例展示及/或描述的任何其它属性或方面可用于参考上文实施例展示及描述的实施例中。
[0035]
在一个实施例中，一种用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法包括形成包括竖直交替的第一层(例如，22)和第二层(例如，20，与导体层16的存在或形成无关)的堆叠(例如，18)。堆叠包括横向间隔开的存储器块区(例如，58)。沟道材料串(例如，53)延伸穿过第一层和第二层。所述第一层的材料(例如，26，48)具有与所述第二层的材料(例如，24)不同的成分。导电材料(例如，70)形成于第一层中的一个(例如，22*且与是否为最下部第一层20z无关)中。导电材料包括位于所述一个第一层中的个别存储器块区中和纵向沿着所述个别存储器块区的相对侧(例如，73)的接缝(例如，72)。接缝被流体穿透(例如，由指向下的箭头80指示)，所述流体在纵向沿着所述一个第一层中的个别存储器块区的相对侧的接缝中形成中间材料(例如，75)且包括与导电材料的成分不同的成分。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
[0036]
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。
[0037]
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，所述导体层包括导体材料(例如，17)。存储器阵列包括横向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。最下部导电层(例如，22z)的导电材料(例如，70)将个别沟道材料串的沟道材料(例如，36)和导体层的导体材料直接电耦合在一起。最下部导电层包括直接电耦合在一起的上部导电材料(例如，78)和下部导电材料(例如，79)。上部导电材料和下部导电材料包括位于其间的接缝(例如，72)，所述接缝在最下部导电层中的个别存储器块中和纵向沿着所述个别存储器块的相对侧(例如，73)。中间材料75在纵向沿着所述个别存储器块的相对侧的接缝中且包括与上部导电材料和下部导电材料不同的成分。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
[0038]
在一个实施例中，包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)包括横向间隔开的存储器块(例如，58)，所述横向间隔开的存储器块个别地包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22，与包括导体材料的导体层的存在无关)。导电层中的一个(例如，22*，且与是否为最下部导电层22z无关)包括直接电耦合在一起的上部导电材料(例如，78)和下部导电材料(例如，79)。上部导电材料和下部导电材料包括位于其间的接缝(例如，72)，所述接缝在所述一个导电层中的个别存储器块中和纵向沿着所述个别存储器块的相对侧(例如，73)。中间材料(例如，75)在纵向沿着所述个别存储器块的相对侧的接缝中且包括与上部导电材料和下部导电材料不同的成分。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
[0039]
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个
堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或访问阵列内的此类组件的控制和/或其它外围电路作为成品构造的部分也可形成于任何地方，且在一些实施例中可以在阵列下方(例如，阵列下方cmos)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于途中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。介入结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
[0040]
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
[0041]
在此文档中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45
°
的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似用语是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10
°
内延伸。
[0042]
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
[0043]
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例成分时，所述材料可包括此类一或多个成分、主要由此类一或多个成分组成或由此一类或多个成分组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
[0044]
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同成分的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同成分”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同成分”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在本文档中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在...上方(over)”、“在...上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
[0045]
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间无介入电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
[0046]
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”及“列”关于任何系列的区、组件及/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90
°
或以一或多个其它角度(即，除平角之外)相交。
[0047]
本文中的导电/导体/传导材料中的任一个的成分可以是金属材料和/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一个或组合。
[0048]
本文中，关于蚀刻、蚀刻、移除、移除、沉积、形成和/或形成的“选择性”是一种陈述材料相对于另一陈述材料以按体积计至少2:1的比率起作用的此类作用。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
[0049]
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
[0050]
结论
[0051]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。所述堆叠包括横向间隔开的存储器块区。沟道材料串延伸穿过所述第一层和所述第二层。第一层的材料具有与第二层的材料不同的成分。导电材料形成于第一层中的一个中。导电材料包括位于所述一个第一层中的个别存储器块区中和纵向沿着所述个别存储器块区的相对侧的接缝。所述接缝被流体穿透，所述流体在纵向沿着所述一个第一层中的所述个别存储器块区的相对侧的接缝中形成中间材料且包括与所述导电材料的成分不同的成分。
[0052]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括横向间隔开的存储器块区。沟道材料串延伸穿过所述第一层和所述第二层。第一层的材料具有与第二层的材料不同的成分。导电材料形成于所述第一层中的最下部第一层中。导电材料包括位于所述最下部第一层中的个别存储器块区中和纵向沿着所述个别存储器块区的相对侧的接缝。所述接缝被流体穿透，所述流体在纵向沿着所述最下部第一层中的所述个别存储器块区的相对侧的接缝中形成中间材料且包括与所述导电材料的成分不同的成分。
[0053]
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。存储器单元的沟道材料串延伸穿过绝缘层和导电层。导电层中的一个包括直接电耦合在一起的上部导电材料和下部导电材料。上部导电材料和下部导电材料包括位于其间的接缝，所述接缝在所述一个导电层中的个别存储器块中和纵向沿着所述个别存储器块的相对侧。接缝中的中间材料是纵向沿着所述个别存储器块的相对侧且包括与上部导电材料和下部导电材料的成分不同的成分。
[0054]
在一些实施例中，一种包括存储器单元串的存储器阵列包括包括导体材料的导体层。横向间隔开的存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。存储器单元的沟道材料串延伸穿过绝缘层和导电层。导电层中的最下部导电层的导电材料将个别沟道材料串的沟道材料和导体层的导体材料直接电耦合在一起。最下部导电层包括直接电耦合在一起的上部导电材料和下部导电材料。上部导电材料和下部导电材料包括位于其间的接缝，所述接缝在所述最下部导电层中的个别存储器块中和纵向沿着所述个别存储器块的相对侧。接缝中的中间材料是纵向沿着所述个别存储器块的相对侧且包括与上部导电材料和下部导电材料的成分不同的成分。