半导体结构及其制作方法与流程

1.本公开涉及半导体技术领域，具体而言，涉及一种半导体结构及其制作方法。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)作为一种具有较高密度和较快读写速度的半导体存储器已经在电子设备上得到了广泛地应用。存储器中的每个存储单元包括电容器和晶体管，电容器用于存储或者写入数据信息，是存储器中不可或缺的部件。
3.由于工艺制程的演进，dram的集成度不断提高，元件的尺寸也在不断的缩小，导致电容器的尺寸变得越来越小，密度越来越大。在工艺制程中，由于电容器尺寸的微缩，会放大电容器在制备过程中的纵向尺寸差，这些纵向尺寸差对后续工艺制程会产生影响，导致器件出现缺陷。
4.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

5.本公开的目的在于克服上述现有技术的不足，提供一种半导体结构及其制作方法，消除了半导体器件在制作过程中产生的纵向尺寸差，克服了器件制造缺陷。
6.本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
7.根据本公开的一个方面，提供了一种半导体结构的制作方法，该方法包括：
8.提供目标基底，所述目标基底包括阵列区、外围区以及连接所述阵列区和所述外围区的交界区；
9.在所述目标基底上依次形成第一图案层和第二图案层，所述第一图案层具有第一刻蚀图案，所述第二图案层具有第二刻蚀图案；
10.在所述第二图案层上形成填充层，并对所述填充层背离所述目标基底的一侧进行平坦化处理，以使所述阵列区、所述外围区和所述交界区上的所述填充层的顶面平齐；
11.在所述填充层上形成掩膜，所述掩膜覆盖所述外围区和所述交界区；
12.根据所述第一刻蚀图案和所述第二刻蚀图案对所述目标基底进行刻蚀，形成电容孔。
13.在本公开的一些实施例中，基于前述方案，所述对所述填充层背离所述目标基底的一侧进行平坦化处理，包括：
14.对所述填充层背离所述目标基底的一侧进行回刻蚀，使所述填充层背离所述目标基底的一侧平行于所述目标基底的顶面。
15.在本公开的一些实施例中，基于前述方案，所述在所述目标基底上形成所述第一图案层，所述方法包括：
16.在所述目标基底上形成第一介质层，刻蚀所述第一介质层以形成第一中间槽；
17.在所述第一中间槽的底壁和侧壁、以及所述第一介质层的顶部形成第一覆盖层。
18.在本公开的一些实施例中，基于前述方案，所述形成所述第一覆盖层之后，所述方法还包括：
19.去除部分所述第一覆盖层，暴露出所述第一介质层，所述去除的部分所述第一覆盖层为与所述目标基底的顶面平行的所述第一覆盖层。
20.在本公开的一些实施例中，基于前述方案，所述暴露出所述第一介质层之后，所述方法还包括：
21.去除所述第一介质层，以在所述第一图案层内形成所述第一刻蚀图案；
22.其中，所述第一图案层包括具有所述第一刻蚀图案的阵列区和未设置所述第一刻蚀图案的外围区，以及连接所述阵列区与所述外围区的交界区。
23.在本公开的一些实施例中，基于前述方案，所述形成第一刻蚀图案之后，所述方法还包括：
24.在所述第一图案层上形成第一填充层，并对所述第一填充层进行平坦化处理，以使所述阵列区、所述外围区和所述交界区上的所述第一填充层平齐。
25.在本公开的一些实施例中，基于前述方案，所述形成所述第二图案层，所述方法包括：
26.在所述第一图案层上形成第二介质层，刻蚀所述第二介质层以形成第二中间槽；
27.在所述第二中间槽的底壁和侧壁、以及所述第二介质层的顶部形成第二覆盖层。
28.在本公开的一些实施例中，基于前述方案，所述形成所述第二覆盖层之后，所述方法还包括：
29.去除部分所述第二覆盖层，暴露出所述第二介质层，所述去除的部分所述第二覆盖层为与所述第一图案层的顶面平行的所述第二覆盖层。
30.在本公开的一些实施例中，基于前述方案，所述暴露出所述第二介质层之后，所述方法还包括：
31.去除所述第二介质层，以在所述第二图案层内形成所述第二刻蚀图案；
32.其中，所述第二图案层包括具有所述第二刻蚀图案的阵列区和未设置所述第二刻蚀图案的外围区，以及连接所述阵列区与所述外围区的交界区。
33.在本公开的一些实施例中，基于前述方案，所述填充层为旋涂硬掩膜或旋涂碳硬掩膜。
34.在本公开的一些实施例中，基于前述方案，所述在所述目标基底上形成第一图案层之前，所述方法还包括：
35.在所述目标基底上形成多晶硅层及氧化硅层。
36.根据本公开的另一个方面，提供了一种半导体结构，该半导体结构运用上述的半导体结构的制作方法制作形成。
37.本公开一方面提供了一种半导体结构的制作方法，通过在图案层上均形成有填充层，并对填充层进行平坦化处理，填充层的形成，一方面可以消除半导体结构工艺制程中，在阵列区和外围区之间形成的纵向尺寸差，避免了在不应该形成刻蚀孔的位置形成了刻蚀孔致使器件出现工艺缺陷；另一方面，在半导体制程中，由于杂质残留，在后续制程中会导
致显影不充分，影响电容孔的形成质量，本公开通过在工艺制程中形成牺牲层，消除了杂质残留，使得电容孔开口充分，进而保证了器件的制造质量；
38.另一方面，本公开还提供了一种半导体结构，通过在半导体制作过程中形成填充层，解决了制程中的纵向尺寸差导致的器件缺陷问题，保证了电容孔的制作质量。
39.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
40.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
41.图1为本公开示例性实施例中的一种半导体结构制造方法的流程图。
42.图2-图16为本公开示例性实施例中的一种半导体制作步骤中半导体结构的剖面图。
43.图17为本公开示例性实施例中的一种半导体结构的电容孔的俯视图。
44.图18为本公开示例性实施例中的另一种半导体结构的电容孔的俯视图。
45.其中，附图标记说明如下：
46.100：目标基底；210：多晶硅层；220：氧化硅层；300：第一图案层；310：第一介质层；311：第一光刻胶；320：第一覆盖覆盖层；330：第一中间槽；400：第二图案层；410：第二介质层；411：第二光刻胶；420：第二覆盖层；430：第二中间槽；510：第一填充层；530：填充层；700：掩膜；900：电容孔；h：纵向高度差。
具体实施方式
47.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
48.用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
49.存储器可以临时或者永久地存储数据组，其中，动态随机存储器(dynamic random access memory，dram)通常包括多个电容管，通过电容管存储电荷来寄存信息，是一种可以较快速度读写数据信息且具有临时性存储性质的数据存储介质。
50.动态随机存储器由许多重复的存储单元组成，每个存储单元通常包括一个电容器和一个晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，
或者通过位线将数据信息写入到电容器中进行存储。
51.由于dram的使用市场不断扩大，制备工艺不断改进，存储器器件中的电容器部件的尺寸越来越小，且电容器的排布密度越来越大，工艺制程中不同电容器之间的制备空间不断变小，部件的纵横比变大，纵向尺寸偏差会放大部件横向布局的缺陷，甚至会严重影响后续制程，导致器件出现缺陷。尤其是采用自对准双重图案(self-aligned double patterning，sadp)或自对准四重图案(self-aligned quadruple patterning,，saqp)方式形成的构图工艺中，在纵向上产生的高度差会影响后续制程中电容孔的形成质量，甚至会导致器件出现缺陷。
52.因此，本公开为了解决在半导体工艺制程中构图部分产生的纵向高度差而产生的器件缺陷问题，提供了一种半导体结构的制作方法，该方法可以消除上述纵向高度差，有效地解决了高度差为后续工艺制程带来的影响。
53.本公开的实施例中对半导体结构不作限制，下面将以半导体结构为动态随机存取存储器(dram)为例进行详细说明，但本公开提供的实施例并不仅限于此，本公开中的半导体结构还可以为其他的结构。
54.本公开实施方式提供了一种半导体结构的制作方法，如图1所示，该方法包括：
55.步骤s1：提供目标基底，目标基底包括阵列区、外围区以及连接阵列区和外围区的交界区目标基底；
56.步骤s2：在目标基底上依次形成第一图案层和第二图案层，第一图案层具有第一刻蚀图案，第二图案层具有第二刻蚀图案目标基底第一图案层第一图案层；
57.步骤s3：在第二图案层上形成填充层，并对填充层背离目标基底的一侧进行平坦化处理，以使阵列区、外围区和交界区上的所述填充层的顶面平齐第一图案层目标基底；
58.步骤s4：在填充层上形成掩膜，掩膜覆盖外围区和交界区；
59.步骤s5：根据第一刻蚀图案和第二刻蚀图案对目标基底进行刻蚀，形成电容孔。
60.本公开提供的半导体结构的制作方法，在目标基底上依次形成第一图案层、和第二图案层，并在第二图案层上形成了平坦化的填充层，通过填充层的形成，消除了在半导体结构形成过程中在交界区产生的纵向尺寸差带来的结构制作缺陷，进而保证了电容孔的制作质量。
61.本公开中的半导体结构，包括阵列区z、外围区w以及连接阵列区z和外围区w的交界区j，外围区w围绕阵列区z，阵列区z上形成存储单元阵列，外围区w用于搭载逻辑控制器件等。
62.下面结合图1至图18对本公开提供的半导体结构的制作方法进行详细说明：
63.其中，在步骤s1中，提供目标基底100，目标基底100包括阵列区z、外围区w以及连接阵列区z和外围区w的交界区j目标基底。
64.目标基底100包括衬底以及形成于衬底上的叠层，叠层用于形成电容孔900，电容孔900的数量可以为多个，且多个电容孔900在目标基底100上阵列排布，例如，多个电容孔900可以在叠层中间隔排布且排布呈现规律性。多个电容孔900可以通过构图工艺分别成型或者同时成型，为了简化工艺步骤，优选的，多个电容孔900可采用同时成型。
65.目标基底100内，衬底可以为多晶硅制作而成，叠层可以包括多个支撑层和多个牺牲层，支撑层和牺牲层可依次交叠形成于衬底上，支撑层可采用氮化硅制成，牺牲层可采用
氧化硅制成，且叠层可以通过多次沉积形成，例如，可采用化学气相沉积法。本公开对目标基底100中的支撑层和牺牲层的数量不做具体限定，可以根据半导体的具体结构进行选择，目标基底100中需具备形成多个电容孔900的结构。
66.此外，在目标基底100之上还包括多晶硅层210和氧化硅层220，具体的，在形成第一图案层300之前，在目标基底100上形成多晶硅层210和氧化硅层220。例如，在目标基底100上依次堆叠设置有一多晶硅层210、氧化硅层220以及一多晶硅层210的结构。
67.氧化硅层220内可以掺杂硼和/或磷，例如，氧化硅层220的材质可以为磷硅玻璃(phosphorus silicon glass，psg)或者硼磷硅玻璃(boron phosphorus silicon glass，bpsg)。多晶硅层210和氧化硅层220的具体堆叠顺序和膜层的数量可以根据实际工艺进行选择。
68.其中，在步骤s2中，在目标基底100上依次形成第一图案层300和第二图案层400，第一图案层300具有第一刻蚀图案，第二图案层400具有第二刻蚀图案。
69.参照图2至图7，第一图案层300包括第一介质层310和第一覆盖层320，在目标基底100上形成第一图案层300，包括：在目标基底100上形成第一介质层310，刻蚀第一介质层310以形成第一中间槽330；在第一中间槽330的底壁和侧壁、以及第一介质层310的顶部形成第一覆盖层320。
70.刻蚀第一介质层310形成第一中间槽330包括：在第一介质层310上形成第一光刻胶311，以第一光刻胶311为掩膜对第一介质层310进行刻蚀，并去除第一光刻胶311，在第一介质层310上形成多个第一中间槽330。
71.在本公开中，通过第一光刻胶311对位于阵列区z内的第一介质层310进行刻蚀，以在第一介质层310上形成多个第一中间槽330，此外，对于外围区w上的第一介质层310可以保留或者去除，本公开实施例中是对于外围区w去除第一介质层310的结构进行说明，对于外围区w上形成有第一介质层310的半导体结构，本公开下述的制作方法同样适用。
72.在第一图案层300上形成第一刻蚀图案，包括：去除部分第一覆盖层320，暴露出第一介质层310，去除的部分第一覆盖层320为与目标基底100的顶面平行的第二覆盖层320，即去除位于第一介质层310顶部和目标基底100顶部的第一覆盖层310；去除第一介质层310，以在第一图案层300内形成第一刻蚀图案。
73.第一图案层300包括具有第一刻蚀图案的阵列区z和未设置第一刻蚀图案的外围区w，以及连接阵列区z与外围区w的交界区j，其中，第一图案层300的阵列区z、外围区w以及交界区j对应于半导体结构中的阵列区z、外围区w以及交界区j。第一刻蚀图案可以为沿垂直于目标基底100顶面的方向开设的多个第一中间槽330，第一中间槽330的数量可以为多个，且阵列排列于第一图案层300上。第一刻蚀图案位于阵列区z和交界区j内。
74.在第一图案层300上形成的第一中间槽330位于阵列区z和交界区j内，因此，在后续对第一图案层300进行工艺处理时，例如，在第一图案层300上形成第二图案层400时，由于第一刻蚀图案为凸出于目标基底100的顶面上，且在外围区w未设置第一刻蚀图案，为了为后续第二图案层400的形成提供平整面，在第一图案层300上先形成第一填充层510，并对第一填充层510进行平坦化处理，以使得第一填充层510可为第二图案层400的形成提供平坦的膜层面。
75.对第一填充层510进行平坦化处理包括对第一填充层510背离目标基底100的一侧
进行回刻蚀，使第一填充层510背离目标基底100的一侧平行与目标基底100的顶面。该方法提高了第一填充层510的顶面的平整度，消除了后续工艺中由于纵向尺寸差引起的半导体制作缺陷。
76.对第一填充层510进行回刻蚀可采用干法刻蚀或者湿法刻蚀。
77.需要说明的是，本公开中上述第一填充层510形成在第一图案层300后，在半导体结构的交界区j内形成的纵向尺寸差往往较小，对后续工艺的影响往往可以忽略不计，此外，在对第一填充层510进行平坦化处理时也可消除此纵向尺寸差，为第二图案层400的形成提供平整的膜层面。
78.其中，去除部分第一覆盖层320，暴露出第一介质层310，去除的部分第一覆盖层320为和目标基底100顶面平行的第一覆盖层310；去除第一介质层310，以在第一图案层300内形成第一刻蚀图案。
79.为了保证第一刻蚀图案在第一图案层300内的刻蚀平整度以及多个第一刻蚀图案的之间的水平度，可以在形成第一介质层310之前，在目标基底100上形成一刻蚀停止层，以保证在刻蚀第一介质层310或者第一覆盖层320时各个刻蚀孔或者刻蚀图案均处于同一水平位置上。
80.对第一图案层300进行刻蚀可选用高选择比的干法刻蚀或光刻形成刻蚀至第一图案层300内部的第一中间槽330，使得第一中间槽330具有较高的精度。
81.在本公开的一实施例中，去除部分第一覆盖层320，包括位于第一介质层310顶部和目标基底100顶部的第一覆盖层310，本公开中简称为第一覆盖层320的顶壁和底壁。可以采用刻蚀方法，将阵列区z、交界区j的第一覆盖层320的顶壁和底壁同时刻蚀去除；在本公开的另一实施例中，可以仅将位于阵列区z内的第一覆盖层320的顶壁和底壁刻蚀去除，保留交界区j以外围区w内的第一覆盖层320的顶壁和底壁。上述两种实施例中对部分第一覆盖层320的去除方式均适用于本公开提供的半导体结构的制作方法。
82.上述第一填充层510可选用旋涂硬掩膜(soh)或旋涂碳硬掩膜(soc)。
83.参照图8至图12，在第一填充层510上形成第二图案层400，第二图案层400具有第二刻蚀图案。
84.第二图案层400包括第二介质层410和第二覆盖层420，在第一填充层510上形成第二图案层400，包括：在第一图案层300上形成第二介质层410，刻蚀第二介质层410以形成第二中间槽430；在第二中间槽430的底壁和侧壁、以及第二介质层410的顶部形成第二覆盖层420。
85.刻蚀第二介质层410形成第二中间槽430包括：在第二介质层410上形成第二光刻胶411，以第二光刻胶411为掩膜对第二介质层410进行刻蚀，并去除第二光刻胶411，在第二介质层410上形成多个第二中间槽430。
86.在本公开中，通过第二光刻胶411对位于阵列区z内的第二介质层410进行刻蚀，以在第二介质层410上形成多个第二中间槽430，此外，对于外围区w上的第二介质层410可以保留或者去除，本公开实施例中是对于外围区w去除第二介质层410的结构进行说明，对于外围区w上形成有第二介质层410的半导体结构，本公开下述的制作方法同样适用。
87.在第二图案层400上形成第二刻蚀图案，包括：去除部分第二覆盖层420，暴露出第二介质层410，去除的部分第二覆盖层420为与第一图案层300的顶面平行的第二覆盖层
420，即去除位于第二介质层410顶部和目标基底100顶部的第二覆盖层410；去除第二介质层410，以在第二图案层400内形成第二刻蚀图案。
88.第二图案层400包括具有第二刻蚀图案的阵列区z和未设置第二刻蚀图案的外围区w，以及连接阵列区z与外围区w的交界区j，其中，第二图案层400的阵列区z、外围区w以及交界区j对应于半导体结构中的阵列区z、外围区w以及交界区j。第二刻蚀图案可以为沿垂直于目标基底100顶面的方向开设的多个第二中间槽430，第二中间槽430的数量可以为多个，且阵列排列于第二图案层400上。第二刻蚀图案位于阵列区z和交界区j内。
89.其中，去除部分第二覆盖层420，暴露出第二介质层410，去除的部分第二覆盖层420为位于第二介质层410顶部和目标基底100顶部的第二覆盖层420(下述简称为第二覆盖层420的顶壁和底壁)；去除第二介质层410，以在第二图案层400内形成第二刻蚀图案。
90.为了保证第二刻蚀图案在第二图案层400内的刻蚀平整度以及多个第二刻蚀图案的之间的水平度，可以在形成第二介质层410之前，在第一图案层300和第二介质层410之间形成一刻蚀停止层，以保证在刻蚀第二介质层410或者二覆盖层420时各个刻蚀孔或者刻蚀图案均处于同一水平位置上。
91.在上述步骤中，可先采用刻蚀方法，将阵列区z、交界区j内的第一覆盖层420的顶壁和底壁同时刻蚀去除；在本公开的另一实施例中，可以仅将阵列区z内的第二覆盖层420的顶壁和底壁刻蚀去除，保留交界区j和外围区w内的第二覆盖层420的顶壁和底壁。上述两种实施例中对部分第二覆盖层420的去除方式均适用于本公开提供的半导体结构的制作方法。
92.经上述步骤后，去除位于阵列区z、外围区w以及交界区j或去除位于阵列区z上的剩余的第二介质层410，暴露出第二覆盖层420的侧壁，以形成第二图案层400内的第二中间槽430。
93.对第二图案层400进行刻蚀可选用高选择比的干法刻蚀或光刻法形成刻蚀至第二图案层400内部的第二中间槽430，使得第二中间槽430具有较高的精度。
94.其中，在在步骤s4和步骤s5中，在第二图案层400上形成填充层530，并对填充层530背离目标基底100的一侧进行平坦化处理，以使阵列区z、外围区w和交界区j上的填充层530的顶面平齐。根据第一刻蚀图案和第二刻蚀图案对目标基底100进行刻蚀，形成电容孔900。
95.参照图11至图15所示，在本公开实施例中，第一刻蚀图案可以为多个第一中间槽330，第二刻蚀图案可以为多个第二中间槽430，在本公开的实施例中，多个第一中间槽330可以在第一图案层300内呈平行式排布，多个第二中间槽430在第二图案层400内呈平行式排布，并且第一中间槽330在目标基底100上的第一投影与第二中间槽430在目标基底上的第二投影可以呈垂直分布或者交叉分布，如图17和图18所示，第一投影和第二投影的重叠区域形成电容孔900。在本公开中，若第一投影和第二投影呈垂直分布，则电容孔900呈矩形槽状，如图17中示出；若第一投影和第二投影呈交叉式分布，则电容孔900呈平行四边形状，如图18中示出。
96.沿第一中间槽330和第二中间槽430对目标基底100进行刻蚀，以形成电容孔900。在电容孔900内形成电筒管即可完成对整个半导体结构的制作，例如，可以通过沉积或者电镀等方式在电容孔900的孔壁上形成导电材料，以形成电容管。
97.其中，根据第一刻蚀图案和第二刻蚀图案对目标基底100进行刻蚀之前，还包括：在第二图形层400上形成填充层530，并对填充层530背离目标基底100的一侧进行平坦化处理，以使阵列区z、外围区w和交界区j上的填充层530的顶面平齐；在填充层530上形成预设掩膜板700，预设掩膜板覆盖外围区w和交界区j。
98.如图13所示，在形成第二中间槽430后，第二中间槽430凸出于外围区w，在后续对目标基底100的刻蚀中，会在交界区j或者外围w区产生纵向高度差h，在曝光显影以及开孔工艺中，会在交界区j甚至外围区w产生孔洞，影响后续电容孔900的质量，因此，在对目标基底100进行刻蚀之前，需要在第二图案层400上形成填充层530，填充层530覆盖阵列区z、外围区w以及交界区j，并且对填充层530背离目标基底100的一侧进行平坦化处理，参照图14至图15所示，可以对填充层530进行回刻蚀，将具有纵向高度差h的部分去除，使得填充层530背离目标基底100的一面与目标基底100的顶面平行，填充层530为后续的工艺提供了平坦的膜层，避免了器件出现制作缺陷。
99.平坦化填充层530后，在填充层530上形成掩膜700，掩膜700覆盖外围区w和交界区j，并采用光刻等工艺根据第一刻蚀图案和第二刻蚀图案对位于阵列区z的目标基底100进行刻蚀，以在阵列区z形成电容孔900。
100.填充层530的材料可以与第一填充层510的材料相同或者不同，填充层530同样可以采用soh或soc。
101.需要说明的是，位于阵列区z的第一填充层510和填充层530在形成电容孔900的过程中均可采用刻蚀等工艺去除，并不会影响半导体的工艺制程。
102.在本公开实施例中，第一图案层300包括但不限于第一介质层310和第一覆盖层320，第二图案层400包括但不限于第二介质层410和第二覆盖层420，本公开中的第一图案层300和第二图案层400还可根据半导体结构形成的实际工艺形成其它膜层；此外，本公开提供的半导体结构可以包括多个图案层，并不仅限于第一图案层300和第二图案层400，但其它图案层形成的原理与第一图案层300相同，本公开不一一列举。
103.本公开提供的半导体结构的制作方法，通过在图案层上均形成有填充层，并对填充层进行平坦化处理，填充层的形成，可以消除半导体结构工艺制程中，在阵列区z和外围区w之间形成的纵向尺寸差，避免了在不应该形成刻蚀孔的位置形成了刻蚀孔致使器件出现工艺缺陷，进而保证了器件的制造质量。
104.需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的制作方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
105.本公开实施方式还提供了一种半导体结构，该半导体结构运用上述的半导体结构的制作方法制作形成，通过上述方法形成的半导体结构中的电容孔深度均匀，且避免了在半导体阵列区z以外的位置形成不必要的开孔，导致半导体出现制作缺陷，提高了半导体结构的制作质量。
106.虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会
成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
107.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。