半导体结构及其制造方法
【技术领域】
[0001] 本发明涉及半导体结构及其制造方法。
【背景技术】
[0002] 半导体集成电路（1C)产业已经经历了快速增长。1C材料和设计中的技术进步已 经产生了数代1C，且与前一代1C相比，每一代1C均具有更小并且更复杂的电路。然而，这 些进步已经增加了加工和制造1C的复杂度，并且为了实现这些进步，需要1C加工和制造中 的相似的发展。在1C的演变过程中，通常功能密度（S卩，每一芯片面积上互连器件的数目） 已经增大，而几何尺寸（即，可以使用制造工艺产生的最小的组件（或线））已经减小。这 种按比例缩小工艺通常通过增大生产效率并减小相关成本来提供益处。
[0003] 在半导体技术中，可以使用包括光刻工艺、离子注入、沉积和蚀刻的各种工艺在衬 底上形成集成电路图案。可以利用镶嵌工艺以形成包括垂直互连通孔和水平互连金属线的 多层铜互连件。在镶嵌工艺期间，在介电材料层中形成沟槽，将铜或钨填充在沟槽中，然后 施加化学机械抛光（CMP)工艺以去除介电材料层上的过量金属并且平坦化顶面。已经进行 了学习和研宄以探索新的导电、介电材料和新的工艺集成方案以便更好的集成。新的互连 材料，诸如代替传统的铝的集成铜冶金可以用于减少RC时间延迟的电阻组件。可以施加比 现在的二氧化硅具有更低的介电常数（k)的新绝缘材料以减少电容组件以及导线之间的 串扰以使时间延迟和功率损耗最小化。此外，可以使用金属覆盖或硅覆盖以克服由尺寸按 比例缩小引起的可靠性问题。
[0004] 尽管现有的方法已经大体满足它们预期目的，但是它们并没有在所有方面都完全 满意。此外，需要包括覆盖层的半导体结构及其制造方法。
【发明内容】
[0005] 为了解决现有技术中的问题，本发明提供了一种用于形成集成电路（1C)结构的 方法，包括：提供包括导电部件的衬底；在所述导电部件上形成含铝（A1)介电层；在所述含 A1介电层上形成低k介电层；以及蚀刻所述低k介电层以形成与所述导电部件对准的接触 沟槽，其中，所述接触沟槽的底部位于所述含A1介电层的表面上。
[0006] 在上述方法中，还包括：在所述导电部件和所述含A1介电层之间形成覆盖层，所 述覆盖层的宽度基本上类似于所述导电部件的宽度。
[0007]在上述方法中，还包括：在所述导电部件和所述含A1介电层之间形成覆盖层，所 述覆盖层的宽度基本上类似于所述导电部件的宽度；其中，形成所述覆盖层包括选择性地 沉积Co、Mn、Ni、Ru或Ti中的至少一层以与所述导电部件对准。
[0008] 在上述方法中，还包括：在所述含A1介电层和所述低k介电层之间形成蚀刻停止 层（ESL);以及蚀刻所述ESL以形成所述接触沟槽。
[0009] 在上述方法中，还包括：在所述含A1介电层和所述低k介电层之间形成蚀刻停止 层（ESL);以及蚀刻所述ESL以形成所述接触沟槽；其中，形成所述ESL包括使用等离子气 体沉积包括N掺杂的SiC层或0掺杂的SiC层中的至少一层，所述等离子气体包括0)2或N02*的至少一种。
[0010] 在上述方法中，还包括：在所述含A1介电层和所述低k介电层之间形成蚀刻停 止层（ESL);以及蚀刻所述ESL以形成所述接触沟槽；其中，形成所述ESL包括使用硅烷 (SiH4)和NH3等离子体来沉积包括N掺杂的SiC层或Si3N4层中的至少一层。
[0011] 在上述方法中，还包括：在所述含A1介电层和所述低k介电层之间形成蚀刻停止 层（ESL);以及蚀刻所述ESL以形成所述接触沟槽；其中，蚀刻所述低k介电层包括使用含 氟蚀刻剂的干蚀刻工艺，以及其中，蚀刻所述ESL包括停止在所述含A1介电层的湿蚀刻工 〇
[0012] 在上述方法中，还包括：在所述含A1介电层和所述低k介电层之间形成蚀刻停止 层（ESL);以及蚀刻所述ESL以形成所述接触沟槽；还包括：在所述ESL和所述低k介电层 之间形成介电层；以及蚀刻所述介电层以形成所述接触沟槽。
[0013] 在上述方法中，其中，形成所述含A1介电层包括：实施順3等离子体处理；导入含 A1有机前体；以及沉积包括Al、N和0的含A1介电层。
[0014] 在上述方法中，其中，形成所述含A1介电层包括：实施见13等离子体处理；导入 含A1有机前体；以及沉积包括Al、N和0的含A1介电层；其中，使用选自由化学汽相沉积 (CVD)、原子层沉积（ALD)和它们的组合组成的组中的工艺来形成所述含A1介电层。
[0015] 在上述方法中，其中，形成所述含A1介电层包括：实施见13等离子体处理；导入 含A1有机前体；以及沉积包括Al、N和0的含A1介电层；其中，使用选自由化学汽相沉积 (CVD)、原子层沉积（ALD)和它们的组合组成的组中的工艺来形成所述含A1介电层；其中， 形成所述含A1介电层包括：使用在从约0. 1托至约100托的范围内的室压力来沉积所述含 A1介电层。
[0016] 在上述方法中，其中，形成所述含A1介电层包括：实施见13等离子体处理；导入 含A1有机前体；以及沉积包括Al、N和0的含A1介电层；其中，使用选自由化学汽相沉积 (CVD)、原子层沉积（ALD)和它们的组合组成的组中的工艺来形成所述含A1介电层；其中， 形成所述含A1介电层包括：使用在从约10W至约1000W的范围内的RF功率来沉积所述含 A1介电层。
[0017] 在上述方法中，其中，形成所述含A1介电层包括：实施见13等离子体处理；导入 含A1有机前体；以及沉积包括Al、N和0的含A1介电层；其中，使用选自由化学汽相沉积 (CVD)、原子层沉积（ALD)和它们的组合组成的组中的工艺来形成所述含A1介电层；其中， 形成所述含A1介电层包括：在从约150°C至约400°C的范围内的温度下沉积所述含A1介电 层。
[0018] 在上述方法中，其中，形成所述含A1介电层包括：实施见13等离子体处理；导入 含A1有机前体；以及沉积包括Al、N和0的含A1介电层；其中，使用选自由化学汽相沉积 (CVD)、原子层沉积（ALD)和它们的组合组成的组中的工艺来形成所述含A1介电层；其中， 形成所述含A1介电层包括：使用流量在从约50sccm至约5000sccm的范围内的NH3等离子 体来沉积所述含A1介电层。
[0019] 根据本发明的另一个方面，提供了一种用于形成集成电路（1C)结构的方法，包 括：提供包括导电部件的衬底；在所述导电部件上形成覆盖层，所述覆盖层的宽度基本上 类似于所述导电部件的宽度；在所述覆盖层上形成含铝（A1)介电层；在所述含A1介电层 上形成蚀刻停止层（ESL);在所述ESL上形成低k介电层；以及蚀刻所述低k介电层和所述 ESL以形成与所述导电部件对准的接触沟槽，其中，所述接触沟槽的底部位于所述含A1介 电层的表面上。
[0020] 在上述方法中，其中，蚀刻所述低k介电层和所述ESL包括：使用含氟蚀刻剂干蚀 刻所述低k介电层，以及使用热磷酸（H3P04)湿蚀刻所述ESL，其中，湿蚀刻所述ESL停止于 所述含A1介电层。
[0021] 根据本发明的又一个方面，提供了一种集成电路（1C)结构，包括：衬底，包括第一 导电部件；覆盖层，在所述第一导电部件上形成并且与所述第一导电部件对准，所述覆盖层 的宽度基本上类似于所述第一导电部件的宽度；含铝（A1)介电层，设置在所述覆盖层上， 所述含A1介电层形成为覆盖所述覆盖层和所述衬底；蚀刻停止层（ESL)，设置在所述含A1 介电层上；低k介电层，设置在所述ESL上；以及第二导电部件，填充穿过所述低k介电层和 所述ESL形成的接触沟槽，所述第二导电部件与所述第一导电部件对准，其中，所述含A1介 电层形成在所述第一导电部件上的所述覆盖层和所述第二导电部件之间。
[0022] 在上述1C结构中，其中，所述ESL的厚度在从约1 至约2〇〇A的范围内。
[0023] 在上述1C结构中，其中，所述含A1介电层包括A1、N和0。
[0024] 在上述1C结构中，其中，所述含A1介电层的厚度在从约5A至约3()/\的范围内。
【附图说明】
[0025] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该 强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个 部件的尺寸可以被任意增大或减小。
[0026] 图1示出了根据本发明的一些实施例的形成包括含铝（A1)介电层的集成电路 (1C)结构的方法的流程图。
[0027] 图2至图7是根据一个或多个实施例中的本发明的各个方面的构建的、使用图1 的方法在各个制造阶段期间的包括含A1介电层的1C结构的截面图。
[0028] 图8和图9是根据本发明的各个方面的图5的具有含A1介电层的1C结构的一些 可选实施例。
[0029] 图10比较了根据本发明一些实施例的暴露于N20等离子体的具有不同的覆盖方 案的1C结构中的Cu层的表面的反射率。
【具体实施方式】
[0030] 应当理解，以下公开内容提供了许多