半导体结构形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及一种半导体结构形成方法。
【背景技术】
[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型:逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来快闪存储器(flash memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003]在各种各样的快闪存储器件中，基本分为两种类型:叠栅器件和分栅器件。
[0004]叠栅器件的存储结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide);而叠栅器件的存储结构在控制栅(CG:control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG:floating gate)。由于浮栅的存在,使闪存可以完成三种基本操作模式:即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。
[0005]但是，随着半导体制造工艺的发展，单位晶圆的表面会形成越来越多数量的快闪存储器，形成在晶圆不同位置的快闪存储器的均一性控制成为现在半导体制造的一个难点。
【发明内容】
[0006]本发明解决的问题是提供一种器件核心尺寸均一性高的半导体器件形成方法。
[0007]为解决上述问题，本发明提供一种半导体器件形成方法，包括:提供半导体衬底，所述半导体衬底具有第一区域和第二区域，其中第一区域和第二区域为不同位置的区域；执行若干工艺步骤在所述半导体衬底上形成若干功能器件，至少有部分所述功能器件位于第一区域，至少有部分所述功能器件位于第二区域；所述功能器件具有核心尺寸，所述核心尺寸涉及第一尺寸与第二尺寸，其中第一尺寸为功能器件子单元尺寸，第二尺寸为功能器件另一子单元尺寸；执行第一工艺步骤获得所述第一尺寸，所述第一尺寸在第一区域和第二区域具有差异；执行第二工艺步骤获得所述第二尺寸，所述第二尺寸在第一区域和第二区域具有差异，所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
[0008]可选的，还包括:在执行第一工艺步骤获得所述第一尺寸，采用全局光学线宽测量获取所述第一尺寸在第一区域和第二区域差异，自动反馈后，执行第二工艺步骤获得所述第二尺寸。
[0009]可选的，当所述功能器件为快闪式存储器时，所述核心尺寸为控制栅多晶硅层底部到有源区表面的距离。
[0010]可选的，所述第一工艺步骤为浮栅多晶硅层平坦化工艺。
[0011]可选的，所述第一尺寸为平坦化后的浮栅多晶硅层的厚度。
[0012]可选的，所述第二工艺步骤为浅沟槽隔离结构凹陷工艺。
[0013]可选的，所述第二尺寸为执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离。
[0014]可选的，还包括:所述半导体表面具有第一介质层，所述半导体衬底内形成有若干浅沟槽隔离结构，若干浅沟槽隔离结构将半导体衬底隔离成若干区域，且所述浅沟槽隔离结构表面高于半导体衬底表面，被浅沟槽隔离结构隔离成若干区域为有源区。
[0015]可选的，还包括:在所述有源区的第一介质层表面和浅沟槽隔离结构表面沉积第一多晶娃层。
[0016]可选的，执行第一工艺，对所述第一多晶硅层进行平坦化直至暴露出浅沟槽隔离结构，形成浮栅多晶硅层。
[0017]可选的，执行第二工艺，减薄所述浅沟槽隔离结构，形成凹陷。
[0018]可选的，在所述浅沟槽隔离表面和浮栅多晶硅层表面形成第二介质层。
[0019]可选的，所述第二介质层为堆叠结构，所述第二介质层包括第一氧化硅层、形成在第一氧化层表面的氮化娃层、形成在氮化娃层表面的第二氧化娃层。
[0020]可选的，在所述第二介质层表面沉积第二多晶硅层，对所述第二多晶硅层进行平坦化，形成控制栅多晶硅层，其中，控制栅多晶硅层与有源区表面的距离为核心尺寸。
[0021]可选的，当所述功能器件为快闪式存储器时，所述核心尺寸为选择栅多晶硅层厚度。
[0022]可选的，还包括:形成在半导体衬底表面的第三介质层；形成在第三介质层表面的第三多晶硅层；形成在第三多晶硅层表面的第四介质层；形成在第四介质层表面的第四多晶娃层。
[0023]可选的，在所述第四多晶硅层表面形成第一光刻胶图形，所述第一光刻胶图形暴露出部分第四多晶硅层，以所述第一光刻胶图形为掩膜，执行第一工艺步骤，依次刻蚀第四多晶硅、第四介质层和部分厚度的第三多晶硅层，形成开口，所述第一工艺为等离子体刻蚀工艺，所述第一尺寸为刻蚀后的第三多晶硅层厚度。
[0024]可选的,在所述第四多晶娃层和第三多晶娃层表面覆盖第五多晶娃层。
[0025]可选的，在所述第五多晶硅层表面形成第二光刻胶图形，所述第二光刻胶图形开口位置与所述第一光刻胶图形不同，以所述第二光刻胶图形为掩膜，执行第二工艺步骤，依次刻蚀第五多晶硅层、第四多晶硅层、第四介质层、第三多晶硅层直至暴露出第三介质层，形成选择栅多晶硅层，第二工艺去除的第五多晶硅层厚度为第二尺寸。
[0026]可选的，所述第一区域为中间区域，所述第二区域为边缘区域。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明的实施例选取半导体器件的核心尺寸，所述核心尺寸是影响半导体器件的良率的半导体器件尺寸，且所述半导体器件的核心尺寸是涉及第一尺寸和第二尺寸的，通过调节第一尺寸和第二尺寸，使得虽然第一尺寸和第二尺寸在晶圆的不同区域具有差异，但是，所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
【附图说明】
[0029]图1为本发明一实施例的快闪存储器局部结构剖面示意图；
[0030]图2至图7为本发明半导体结构形成方法的第一实施例的过程剖面结构示意图；
[0031]图8至图11为本发明半导体结构形成方法的第二实施例的过程剖面结构示意图。
【具体实施方式】
[0032]由【背景技术】可知，随着半导体制造工艺的发展，单位晶圆的表面会形成越来越多数量的快闪存储器，形成在晶圆不同位置的快闪存储器的均一性控制成为现在半导体制造的一个难点。
[0033]对此，进一步的研究发现:随着现在半导体制造采用更大尺寸的晶圆(例如300_、450_)，单一半导体工艺在晶圆不同位置的尺寸均一性控制非常困难，以等离子体刻蚀工艺为例，采用等离子体刻蚀刻蚀同一多晶硅层，刻蚀后不同区域的多晶硅层差异会在±150埃左右，以晶圆的边缘区域和中间区域为例，中间区域的多晶硅层厚度与边缘区域的多晶硅层厚度差可能会达到300埃；导致后续形成的器件均一性非常差，器件良率低下。
[0034]针对上述研究结果，有一种解决途径为:在同一半导体工艺中采用两次或两次以上的工艺，两次或两次以上的工艺形成的形貌互相补偿；还以等离子体刻蚀工艺为例:采用等离子体刻蚀刻蚀同一多晶硅层时，人为将一次刻蚀工艺分成2次刻蚀，在第一次刻蚀时刻蚀部分厚度，第二次刻蚀时刻蚀剩余厚度，第一次刻蚀和第二次刻蚀时形貌互补，从而使得两次刻蚀得到的尺寸均一性佳。
[0035]另外一种解决途径为，采用两台或两台以上的设备，两台或两台以上的设备的形成的形貌互相补偿