沟槽蚀刻工艺可以停止在含A1介电层212。此外，含A1介电层212可以有 效地防止覆盖层210和/或导电部件208被氧化。在一些可选实施例中，包括含A1介电层 的1C结构也可以消除覆盖层210,保留含A1介电层212作为上级互连结构和下级互连结构 之间的界面层。
[0052] 图10比较了根据本发明一些实施例的当暴露于N20等离子体时具有不同的覆盖 方案的1C结构中的Cu层的表面的反射率。如图11所示，不具有任何覆盖层的纯Cu或仅 具有Co覆盖层的Cu显示明显的氧化作用，如通过Cu层的表面的降低的反射率所证明的。 通过在Cu层的表面上形成铜氧化层可以引起反射率降低。如本发明中所讨论的（例如，图 7、图8或图9)当Cu层覆盖有含A1介电层212时，Cu层保持其如图11所示的高反射率。 图11示出含A1介电层的有效的抗氧化能力，其可以防止Cu层的表面被包括氧的等离子体 (例如，〇)2或勵2)氧化。
[0053] 不具有含A1介电层的1C结构可以导致过蚀刻问题。过蚀刻可以导致从互连结构 中的上级到下级的接触电阻增加，并且可以影响1C结构和最终器件的可靠性性能。尽管不 旨在限制，但是本发明提供一个或多个益处。由于含A1电介质的高蚀刻选择性，因此如本 发明所讨论的包括在1C结构中的含A1介电层可以在接触沟槽蚀刻工艺期间有效地防止过 蚀刻。随着1C结构的尺寸按比例缩小，含A1介电层也可以有效地降低电容并且提供改进 的可靠性性能。
[0054] 本发明提供了一种用于形成集成电路（1C)结构的方法。该方法包括提供包括导 电部件的衬底；在导电部件上形成含铝（A1)介电层；在含A1介电层上形成低k介电层；以 及蚀刻低k介电层以形成与导电部件对准的接触沟槽。接触沟槽的底部位于含A1介电层 的表面上。
[0055] 在一些实施例中，该方法还包括在导电部件和含A1介电层之间形成覆盖层。覆盖 层的宽度基本上类似于导电部件的宽度。形成覆盖层可以包括选择性地沉积Co、Mn、Ni、Ru 或Ti中的至少一层以与导电部件对准。
[0056] 在一些实施例中，该方法还包括在含A1介电层和低k介电层之间形成蚀刻停止层 (ESL);以及蚀刻ESL以形成接触沟槽。形成ESL可以包括使用等离子气体来沉积包括N掺 杂的SiC层或0掺杂的SiC层中的至少一层的层，该等离子气体包括〇)2或\0中的至少一 种。形成ESL可以包括使用硅烷（SiH4)和NH3等离子体来沉积包括N掺杂的SiC层或Si3N4 层中的至少一层的层。蚀刻低k介电层可以包括使用含氟蚀刻剂的干蚀刻工艺。蚀刻ESL 可以包括停止于含A1介电层的湿蚀刻工艺。在一些实施例中，该方法还包括在ESL和低k 介电层之间形成介电层；以及蚀刻该介电层以形成接触沟槽。
[0057] 在一些实施例中，形成含A1介电层包括实施见13等离子体处理；输入含A1有机前 体；以及沉积包括A1、N和0的含A1介电层。使用选自由化学汽相沉积（CVD)、原子层沉积 (ALD)和它们的组合组成的组的工艺来形成含A1介电层。形成含A1介电层可以包括使用 在从约0. 1托至约100托的范围内的室压力来沉积含A1介电层。形成含A1介电层可以包 括使用在从约10W至约1000W的范围内的RF功率来沉积含A1介电层。形成含A1介电层 可以包括在从约150°C至约400°C的范围内的温度下沉积含A1介电层。形成含A1介电层 可以包括使用在从约50sccm至约5000sccm的范围内的NH3等离子体的流量来沉积含A1介 电层。
[0058] 本发明也提供了一种用于形成集成电路（1C)结构的方法。该方法包括提供包括 导电部件的衬底；在导电部件上形成覆盖层；在覆盖层上形成含铝（A1)介电层；在含A1介 电层上形成蚀刻停止层（ESL);在ESL上形成低k介电层；以及蚀刻低k介电层和ESL以形 成与导电部件对准的接触沟槽。接触沟槽的底部位于含A1介电层的表面上。
[0059] 在一些实施例中，蚀刻低k介电层和ESL包括使用含氟蚀刻剂来干蚀刻低k介电 层，以及使用热磷酸（H3P04)湿蚀刻ESL。湿蚀刻ESL停止于含A1介电层。
[0060] 本发明也提供了集成电路（1C)结构的又一实施例。1C结构包括具有第一导电部 件的衬底；形成在第一导电部件上并且与第一导电部件对准的覆盖层；设置在覆盖层上的 含铝（A1)介电层；设置在含A1介电层上的蚀刻停止层（ESL);设置在ESL上的低k介电层； 以及填充穿过低k介电层和ESL形成的接触沟槽的第二导电部件。第二导电部件与第一导 电部件对准。含A1介电层插入在第一导电部件上的覆盖层和第二导电部件之间。覆盖层 的宽度基本上类似于第一导电部件的宽度。形成含A1介电层以覆盖覆盖层和衬底。
[0061] 在一些实施例中，ESL的厚度在从约l〇A至约200A的范围内。含A1介电层可以 包括Al、N和0。含A1介电层的厚度在从约5A至约30人的范围内。
[0062] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各 方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于 实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术 人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的 精神和范围的情况下，在此他们可以对本发明做出多种变化、替换以及改变。
【主权项】
1. 一种用于形成集成电路（IC)结构的方法，包括： 提供包括导电部件的衬底； 在所述导电部件上形成含铝（Al)介电层； 在所述含Al介电层上形成低k介电层；以及 蚀刻所述低k介电层以形成与所述导电部件对准的接触沟槽， 其中，所述接触沟槽的底部位于所述含Al介电层的表面上。
2. 根据权利要求1所述的方法，还包括： 在所述导电部件和所述含Al介电层之间形成覆盖层，所述覆盖层的宽度基本上类似 于所述导电部件的宽度。
3. 根据权利要求2所述的方法，其中，形成所述覆盖层包括选择性地沉积Co、Mn、Ni、 Ru或Ti中的至少一层以与所述导电部件对准。
4. 根据权利要求1所述的方法，还包括： 在所述含Al介电层和所述低k介电层之间形成蚀刻停止层（ESL);以及 蚀刻所述ESL以形成所述接触沟槽。
5. 根据权利要求4所述的方法，其中，形成所述ESL包括使用等离子气体沉积包括N 掺杂的SiC层或0掺杂的SiC层中的至少一层，所述等离子气体包括0)2或NO2中的至少一 种。
6. 根据权利要求4所述的方法，其中，形成所述ESL包括使用硅烷（SiH4)和册13等离 子体来沉积包括N掺杂的SiC层或Si3N4层中的至少一层。
7. 根据权利要求4所述的方法，其中，蚀刻所述低k介电层包括使用含氟蚀刻剂的干蚀 刻工艺，以及 其中，蚀刻所述ESL包括停止在所述含Al介电层的湿蚀刻工艺。
8. 根据权利要求4所述的方法，还包括： 在所述ESL和所述低k介电层之间形成介电层；以及 蚀刻所述介电层以形成所述接触沟槽。
9. 一种用于形成集成电路（IC)结构的方法，包括： 提供包括导电部件的衬底； 在所述导电部件上形成覆盖层，所述覆盖层的宽度基本上类似于所述导电部件的宽 度； 在所述覆盖层上形成含铝（Al)介电层； 在所述含Al介电层上形成蚀刻停止层（ESL); 在所述ESL上形成低k介电层；以及 蚀刻所述低k介电层和所述ESL以形成与所述导电部件对准的接触沟槽， 其中，所述接触沟槽的底部位于所述含Al介电层的表面上。
10. -种集成电路（IC)结构，包括： 衬底，包括第一导电部件； 覆盖层，在所述第一导电部件上形成并且与所述第一导电部件对准，所述覆盖层的宽 度基本上类似于所述第一导电部件的宽度； 含铝（Al)介电层，设置在所述覆盖层上，所述含Al介电层形成为覆盖所述覆盖层和所 述衬底； 蚀刻停止层（ESL)，设置在所述含Al介电层上； 低k介电层，设置在所述ESL上；以及 第二导电部件，填充穿过所述低k介电层和所述ESL形成的接触沟槽，所述第二导电部 件与所述第一导电部件对准， 其中，所述含Al介电层形成在所述第一导电部件上的所述覆盖层和所述第二导电部 件之间。
【专利摘要】本发明提供了一种用于形成集成电路(IC)结构的方法。该方法包括提供包括导电部件的衬底；在导电部件上形成含铝(Al)介电层；在含Al介电层上形成低k介电层；以及蚀刻低k介电层以形成与导电部件对准的接触沟槽。接触沟槽的底部位于含Al介电层的表面上。本发明还涉及半导体结构及其制造方法。
【IPC分类】H01L21-768, H01L23-532, H01L23-528
【公开号】CN104733378
【申请号】CN201410776644
【发明人】黄心岩, 郑凯方, 邓志霖, 陈海清, 包天一
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年6月24日
【申请日】2014年12月15日
【公告号】US20150171007