用于实现本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在 限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单 和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以 下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触 的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件， 从而使得第一部件和第二部件可以不直接接触的实施例。
[0031] 图1示出了根据本发明的一些实施例的形成包括含铝（A1)介电层的集成电路 (1C)结构的方法100的流程图。图2至图5是根据一个或多个实施例中的本发明的各个方 面构建的、使用图1的方法100在各个制造阶段期间的包括含A1介电层的1C结构200的 截面图。以下参照图1至图5共同地描述方法100和和1C结构200。对于该方法的额外的 实施例，在方法100之前、期间和之后可以提供额外的步骤，并且可以替换或消除所描述的 一些步骤。随后的讨论示出了可以根据图1的方法100制造的1C结构200的各个实施例。
[0032] 参照图1和图2,方法100开始于步骤102,提供半导体衬底202。半导体衬底202 可以包括硅（Si)。可选地或额外地，衬底202可以包括诸如锗（Ge)的其他元素半导体。衬 底202也可以包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。衬底202可以包 括诸如硅锗、碳化硅锗、磷砷化镓和磷化镓铟的合金半导体。在一些实施例中，衬底202包 括外延层。例如，衬底202可以具有位于块状半导体上面的外延层。在一些实施例中，衬底 202可以包括绝缘体上半导体（SIO)结构。例如，衬底202可以包括通过诸如注氧隔离的工 艺或诸如晶圆接合和研磨的其他合适的技术形成的埋氧层。
[0033] 衬底202也可以包括通过诸如离子注入和/扩散的工艺来实施的各种p型掺杂区 和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区（LDD)、重掺源极和漏极（S/D)和 各种沟道掺杂轮廓，其配置为形成各种集成电路（1C)器件，诸如互补金属氧化物半导体场 效应晶体管（CMOSFET)、图像传感器和/或发光二极管（LED)。衬底202还可以包括诸如形 成在衬底中和衬底上的电阻器或电容器的其他功能部件。在一些实施例中，衬底202还可 以包括横向隔离部件以用于将在衬底202中形成的各个器件分隔开。隔离部件可以包括浅 沟槽隔离（STI)部件以限定和电隔离功能部件。在一些实例中，隔离区可以包括氧化硅、氮 化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。隔离区可以通过任何合适的工艺形 成。各个1C器件还可以包括其他部件，诸如设置在S/D上的硅化物和位于沟道上面的栅极 堆叠件。
[0034] 1C结构200也可以包括集成以形成配置为连接各个p型和n型掺杂区的互连结构 的多个介电层和导电部件以及其他功能部件（诸如栅电极），从而产生功能集成电路。在一 些实施例中，衬底202可以包括互连结构的部分并且共同地被称为衬底202。
[0035] 如上所述，1C结构200包括互连结构。互连结构包括多层互连（MLI)结构和与MLI 结构集成的层间电介质（ILD)，从而提供电子布线以将衬底202中的各个器件连接至输入/ 输出电源和信号。互连结构包括各个金属线、接触件和通孔部件（或通孔插塞）。金属线提 供水平的电子布线。接触件提供衬底202和金属线之间的垂直连接，而通孔部件提供不同 的金属层中的金属线之间的垂直连接。
[0036] 如图2中所示，1C结构200包括导电部件208。在一些实施例中，导电部件208可 以包括金属接触件、金属通孔或金属线。在如图2中所示的一些实施例中，导电部件208还 可以被阻挡层206围绕以防止扩散和/或提供材料粘附。在一些实例中，导电部件208可 以包括铝（A1)、铜（Cu)或钨（W)。阻挡层206可以包括氮化钛（TiN)、氮化钽（TaN)、氮化 钨（WN)、氮化硅钛（TiSiN)或氮化硅钽（TaSiN)。导电部件208和阻挡层206可以通过包 括光刻、蚀刻和沉积的工序形成。在另一个实施例中，导电部件208包括电容器的电极、电 阻器或电阻器的一部分。可选地，导电部件208包括掺杂区（诸如源极或漏极）或栅电极。 在另一实例中，导电部件208包括设置在相应的源极、漏极或栅电极上的硅化物部件。硅化 物部件可以通过自对准硅化物（自对准多晶硅化物）技术形成。
[0037] 仍参照图1和图2,方法100进行至步骤104,在导电部件208上形成覆盖层210。 在一些实施例中，导电部件208包括Cu，而覆盖层包括钴（Co)覆盖层。在一些可选实施例 中，覆盖层包括锰（Mn)、镍（Ni)、钌（Ru)、钛（Ti)和/或它们的组合中的至少一层。可以使 用诸如化学汽相沉积（CVD)或原子层沉积（ALD)的任何合适的方法来沉积覆盖层210。在 一些实施例中，覆盖层210可以具有在从约5A至约10人范围内的厚度。在本实施例中，覆 盖层210选择性地在导电部件208上生长，而不是在衬底202上生长，用于覆盖诸如Cu线的 导电部件208。因此，如图2所示，覆盖层210与导电部件208是自对准的。覆盖层210可 以使用诸如包括Co的前体的金属前体形成。在一些实施例中，包括Co的前体包括双（环 戊二烯基）钴（II)(C〇(C5H5)2)、双（乙基环戊二烯基）钴（II)(C14H18C〇)、双（五甲基环戊 二烯）钴（II) (C2QH3QC〇)、二羰基环戊二烯钴（I) (C5H5C〇(CO)2)、羧基钴（C〇2(C0)8)中的至 少一种。覆盖层210可以有效地降低接触电阻并且避免互连结构的不同层之间的电迀移。 覆盖层210也可以提供导电部件208和在导电部件上形成的随后的层（诸如蚀刻停止层 (ESL))之间的良好的内在粘附，以便可以改进1C结构200的材料集成性。
[0038] 参照图1和图3,方法100进行至步骤106,在覆盖层210上形成含铝（A1)介电层 212。如图3所示，可以形成含A1介电层212以覆盖覆盖层210和衬底202的未被覆盖层 210覆盖的部分。在一些实施例中，含A1介电层212可以包括铝（A1)、氧（0)、氮（N)和/或 它们的组合。在一些实施例中，含A1介电层212包括具有在从约5wt%至约20wt%的范围 内的组分的A1。在一些实施例中，含A1介电层212包括具有在从约60wt%至约80wt%的 范围内的组分的0。在一些实施例中，含A1介电层212包括具有在从约10wt%至约30wt% 的范围内的组分的N。在优选实施例中，含A1介电层212包括约10wt%的A1、约70wt%的 0和约20wt%的N。可以控制含A1介电层212的厚度以在等离子体蚀刻工艺期间相对于 低k介电层具有足够高的蚀刻选择性，以及在湿蚀刻工艺期间对ESL具有足够高的蚀刻选 择性。同时，也可以控制含A1介电层212的厚度以具有足够低的接触电阻。在一些实施例 中，含A1介电层212可以具有在从约5A至约30A的范围内的厚度。
[0039] 在一些实施例中，含A1介电层212可以使用CVD和ALD工艺形成。用于形成含A1 介电层的前体包括诸如三甲基铝（TMA)的包括A1的有机化学物质。在一些实施例中，含A1 介电层212的形成开始于使用册13等离子体的前处理工艺，其中沉积室变为包括N自由基 的还原环境。然后，输入包括A1的前体并且来自前体的A1可以与N接合。来自前体的A1 也可以吸附附接至覆盖层210的表面的氧（0)，诸如Co覆盖层的表面氧化层。在一些实施 例中，将NH3等离子体处理和包括A1的前体的输入实施不止一个循环以用于沉积包括A1、 〇、N的含A1介电层212。
[0040] 在一些实施例中，在含A1介电层的沉积期间，室压力在从约0. 1托至约100托的 范围内。射频（RF)功率在从约10W至约1000W的范围内。NH3的流量在从约50sccm至约 5000sccm的范围内。沉积温度在从约150°C至约400°C的范围内。在一些优选实施例中，在 从约1托至约10托的范围内的室压力下沉积本发明的含A1介电层212。在一些实施例中， 用于沉积的RF功率在从约200W至约1000W的范围内。在一些实施例中，NH3气体的流量在 从约lOOsccm至约lOOOsccm的范围内。在一些实施例中，沉积温度在从约200°C至约400°C 的范围内。在本发明的优选实施例中，在约3托的室压力、约600W的RF功率、约500sCCm的册13气体的流量和约350°C的沉积温度下来沉积含A1介电层。在一些实施例中，使用CVD 或ALD工艺形成的含A1介电层212具有低密度的多孔结构。在一些实施例中，含A1介电 层的反射系数（RI)在从约1. 76至约1. 80的范围内。
[0041] 在一些实施例中，在等离子体蚀刻工艺期间含A1介电层212相对于低k介电层具 有高蚀刻选择性以形成接触沟槽。含A1介电层212在湿蚀刻工艺期间也可以相对于ESL具有高蚀刻选择性以蚀刻接触区中的ESL。含A1介电层212的多孔结构可以使得两个邻 近的互连层级之间的导电部件（例如，Cu