掩膜组件及LED芯片的制备方法与流程

掩膜组件及led芯片的制备方法
技术领域
1.本技术涉及发光二极管技术领域，尤其涉及一种掩膜组件及一种led芯片的制备方法。


背景技术：

2.随着半导体技术的发展，发光二极管(light-emitting diode，led)已经广泛地应用于我们生产和生活中的各个领域。为了追求led芯片的高光效，可以采用增大led芯片的发光面积、优化外延工艺或者采用对led芯片表面进行粗化以增加出光效率等手段，其中，采用对led芯片表面进行粗化以增加出光效率对提高led芯片的发光效率有明显效果。
3.对于垂直结构的led芯片，由于其通常从n面出光，而n型半导体层比较厚，因此，比较适用于采用对led芯片表面进行粗化以增加出光效率来提高led芯片的发光效率，但对于正装结构的led芯片，由于其通常从p面出光，而p型半导体层(如p型gan层)厚度较薄，通常为100多纳米，因此，如果直接对正装结构的led芯片表面进行粗化，很容易造成其较薄的p型半导体层的损伤，影响led芯片的性能。


技术实现要素：

4.为解决上述技术问题，本技术实施例提供了一种掩膜组件以及一种led芯片的制备方法，以利用该掩膜组件，对正装led芯片表面进行粗化，且不会造成其较薄的p型半导体层的损伤，从而提高正装led芯片的发光效率。
5.为实现上述目的，本技术实施例提供了如下技术方案：
6.一种掩膜组件，包括：
7.载片台，所述载片台上设置有多个载片槽，所述载片槽用于承载晶圆，每个所述载片槽的周围环绕设置有一个盖片槽，所述盖片槽的深度小于所述载片槽的深度；
8.多个盖片，所述盖片与所述盖片槽一一对应，所述盖片上设置有阵列排布的多个第一开孔，所述第一开孔的上顶直径小于所述第一开孔的下底直径，所述盖片用于在所述载片槽承载所述晶圆后，放置在所述盖片槽中，盖住所述晶圆，以作为掩膜版，在所述晶圆上沉积预设膜层时，通过所述盖片上阵列排布的多个第一开孔，在所述晶圆上形成阵列排布的多个类三棱锥形的微结构；
9.盖板，所述盖板上设置有多个第二开孔，所述第二开孔与所述盖片槽一一对应，所述第二开孔的直径小于所述盖片的直径，且大于所述载片槽的直径，所述盖板用于在所述晶圆上沉积预设膜层时，压住所述盖片，防止所述盖片移动。
10.可选的，所述第一开孔的上顶直径d1、所述第一开孔的下底直径d2、所述盖片的厚度t1以及在所述晶圆上形成的所述微结构的厚度t2之间的对应关系满足：k1*d2/d1＝t1/t2，其中，k1为固定系数。
11.可选的，所述盖片为蓝宝石盖片或石英盖片。
12.可选的，所述盖片上的多个第一开孔通过激光打孔工艺所形成。
13.可选的，所述载片台为等离子体增强型化学气相沉积(pecvd)机台的载片台。
14.一种led芯片的制备方法，包括：
15.提供晶圆，所述晶圆包括衬底和位于所述衬底上的外延叠层，所述外延叠层包括沿背离所述衬底的方向依次排布的第一型半导体层、多量子阱层和第二型半导体层，所述第二型半导体层和所述多量子阱层裸露部分所述第一型半导体层而形成台面；
16.将所述晶圆放置在等离子体增强型化学气相沉积(pecvd)机台的载片台上设置的载片槽中，所述载片台上设置有多个所述载片槽，所述载片槽用于承载晶圆，每个所述载片槽的周围设置有一个盖片槽，所述盖片槽的深度小于所述载片槽的深度；
17.在所述盖片槽中对应放置一个盖片，盖住所述晶圆，所述盖片与所述盖片槽一一对应，所述盖片上设置有阵列排布的多个第一开孔，所述第一开孔的上顶直径小于所述第一开孔的下底直径；
18.在所述载片台上放置盖板，所述盖板上设置有多个第二开孔，所述第二开孔与所述盖片槽一一对应，所述第二开孔的直径小于所述盖片的直径，且大于所述载片槽的直径，使得所述盖板压住所述盖片，防止所述盖片移动；
19.以所述盖片为掩膜版，在所述晶圆上沉积预设膜层，通过所述盖片上阵列排布的多个第一开孔，在所述晶圆上形成阵列排布的多个类三棱锥形的微结构；
20.利用正性光刻胶作掩膜，去除所述晶圆上除所述第二型半导体层背离所述衬底的表面之外的其他区域上的类三棱锥形的微结构，从而在所述第二型半导体层背离所述衬底的表面上形成具有阵列排布的多个类三棱锥形的微结构，使得所述第二型半导体层背离所述衬底的表面为粗化表面；
21.在所述台面上形成第一电极，并在具有阵列排布的多个类三棱锥形的微结构的第二型半导体层背离所述衬底的一侧形成第二电极。
22.可选的，在形成所述第一电极和所述第二电极之前，该方法还包括：
23.在具有阵列排布的多个类三棱锥形的微结构的第二型半导体层背离所述衬底的一侧形成透明导电层，并对所述透明导电层进行高温退火，使得所述透明导电层透过不同微结构之间的间隙与所述第二型半导体层形成欧姆接触。
24.可选的，所述预设膜层为sio2膜层。
25.可选的，所述led芯片为正装led芯片。
26.可选的，所述第一型半导体层为n型gan层，所述第二型半导体层为p型gan层。
27.与现有技术相比，上述技术方案具有以下优点：
28.本技术实施例所提供的掩膜组件，包括载片台、多个盖片以及盖板，其中，载片台上设置有多个载片槽，每个载片槽的周围环绕设置有一个盖片槽，盖片槽的深度小于载片槽的深度，在将晶圆放置在载片槽中后，在盖片槽上放置一个盖片，盖住晶圆，盖片上设置有阵列排布的多个第一开孔，第一开孔的上顶直径小于第一开孔的下底直径，并在载片台上放置盖板，盖板上设置有多个第二开孔，第二开孔与盖片槽一一对应，第二开孔的直径小于盖片的直径，且大于载片槽的直径，以利用盖板盖住盖片，防止盖片移动，从而在晶圆上沉积预设膜层时，以盖片为掩膜版，通过盖片上阵列排布的多个第一开孔，在晶圆上形成阵列排布的多个类三棱锥形的微结构，使得晶圆表面为粗化表面，而不会对晶圆中的半导体层产生损伤，可适用于对正装led芯片表面进行粗化，且不会造成其较薄的p型半导体层的
损伤，并无需额外的制备工序，不增加制作成本，进而提高正装led芯片的发光效率。
附图说明
29.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
30.图1为本技术实施例所提供的掩膜组件中，载片台的俯视示意图；
31.图2为载片台中一个载片单元的俯视示意图和剖面示意图；
32.图3为本技术实施例所提供的掩膜组件中，盖片的俯视示意图；
33.图4为盖片的局部放大的俯视示意图；
34.图5为盖片上第一开孔的剖面示意图；
35.图6为利用本技术实施例所提供的掩膜组件，在晶圆上形成的阵列排布的多个类三棱锥形的微结构的示意图；
36.图7为本技术实施例所提供的掩膜组件中，盖板的俯视示意图；
37.图8为盖板上一个第二开孔的俯视示意图和剖面示意图；
38.图9为本技术一个实施例所提供的led芯片的制备方法的流程示意图；
39.图10(a)-图10(d)为利用本技术一个实施例所提供的led芯片的制备方法制备led芯片时，各工艺步骤对应的器件结构示意图；
40.图11为利用本技术一个实施例所提供的led芯片的制备方法制备led芯片时，所采用的正性光刻胶的一种掩膜图形示意图；
41.图12为本技术另一个实施例所提供的led芯片的制备方法的流程示意图；
42.图13(a)-图13(b)为利用本技术另一个实施例所提供的led芯片的制备方法制备led芯片时，各工艺步骤对应的器件结构示意图；
43.图14为利用本技术实施例所提供的led芯片的制备方法制备形成的led芯片的一种结构示意图。
具体实施方式
44.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
45.在下面的描述中阐述了很多具体细节以便于充分理解本技术，但是本技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本技术内涵的情况下做类似推广，因此本技术不受下面公开的具体实施例的限制。
46.其次，本技术结合示意图进行详细描述，在详述本技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
47.正如背景技术部分所述，对于正装结构的led芯片，由于其通常从p面出光，而p型
半导体层(如p型gan层)厚度较薄，通常为100多纳米，因此，如果直接对正装结构的led芯片表面进行粗化，很容易造成其较薄的p型半导体层的损伤，影响led芯片的性能。
48.发明人研究发现，现有对led芯片表面进行粗化的方法中，虽然会采用不同材质不同图形的掩膜版，但均是在掩膜版下，通过湿法刻蚀或干法刻蚀直接对led芯片中半导体层的表面进行刻蚀来形成粗化表面，而对于正装结构的led芯片，由于其表面的p型半导体层厚度很薄，通常为100多纳米，甚至不到100nm(即1μm)，而现在led芯片的光刻设备几乎无法实现对这么薄的半导体层进行刻蚀形成粗化表面，很容易造成p型半导体层的损伤，导致很难对正装led芯片表面进行粗化处理，目前在正装led芯片做粗化出光面的技术很少。
49.有鉴于此，本技术实施例提供了一种掩膜组件，该掩膜组件包括：
50.载片台100，图1给出了载片台100的俯视示意图，如图1所示，载片台上设置有多个载片槽110，载片槽110用于承载晶圆，每个载片槽110的周围环绕设置有一个盖片槽120，一个载片槽110和其周围环绕设置的盖片槽120组成一个载片单元130，图2给出了一个载片单元130的俯视示意图(如图2左图)和剖面示意图(如图2右图)，从图2可以看出，盖片槽120的深度h2小于载片槽110的深度h1；
51.多个盖片200，盖片200与盖片槽120一一对应，图3给出了盖片200的俯视示意图，图4给出了盖片200的局部放大的俯视示意图，如图4所示，盖片200上设置有阵列排布的多个第一开孔210，图5给出了盖片200上第一开孔210的剖面示意图，从图5可以看出，第一开孔210的上顶直径d1小于第一开孔210的下底直径d2，盖片200用于在载片槽110承载晶圆后，放置在盖片槽120中，盖住晶圆，以作为掩膜版，在晶圆上沉积预设膜层时，通过盖片200上阵列排布的多个第一开孔210，在晶圆上形成阵列排布的多个类三棱锥形的微结构，图6给出了在晶圆上形成的阵列排布的多个类三棱锥形的微结构的示意图；
52.盖板300，图7给出了盖板300的俯视示意图，如图7所示，盖板300上设置有多个第二开孔310，第二开孔310与盖片槽120一一对应，图8给出了盖板300上一个第二开孔310的俯视示意图(如图8左图)和剖面示意图(如图8右图)，结合图2、图3和图8所示，第二开孔310的直径dh4小于盖片200的直径dh3，且大于载片槽110的直径dh1，盖板300用于在晶圆上沉积预设膜层时，压住盖片200，防止盖片200移动。
53.在本实施例中，如图1所示，载片台100上设置有多个载片槽110，每个载片槽110都可以用于承载晶圆，即可以同时对多个晶圆沉积预设膜层，在多个晶圆上同时形成如图6所示的阵列排布的多个三棱锥性的微结构。
54.在本实施例中，载片台100上的载片槽110用于承载晶圆，因此，如图2所示，载片槽110的直径dh1与晶圆的直径相当，载片槽110的深度h1与晶圆的厚度相当，以能够将晶圆放置在载片槽110中，这里载片槽110的直径dh1与晶圆的直径相当是指载片槽110的直径等于或略大于晶圆的直径，所差值在预设的误差范围(如+0.01mm范围)内，同理，这里载片槽110的深度h1与晶圆的厚度相当是指载片槽110的深度h1等于或略大于晶圆的厚度，所差值在预设的误差范围内。
55.在本实施例中，在载片台100上的每个载片槽110周围均环绕设置有一个盖片槽120，如图2所示，盖片槽120的深度h2小于载片槽110的深度h1，盖片槽120的直径dh2大于载片槽120的直径dh1。
56.在本实施例中，结合图2和图3所示，在载片槽110中放置晶圆后，将盖片200盖在盖
片槽120中，盖住晶圆，因此，盖片槽120的直径dh2与盖片200的直径dh3相当，结合图2和图5所示，盖片槽120的深度h2与盖片200的厚度t1相当，以能够将盖片200放置在盖片槽120中，这里盖片槽120的直径dh2与盖片200的直径dh3相当是指盖片槽120的直径dh2等于或略大于盖片200的直径dh3，所差值在预设的误差范围(如+0.01mm范围)内，同理，这里盖片槽120的深度h2与盖片200的厚度t1相当是指盖片槽120的深度h2等于或略大于盖片200的厚度t1，所差值在预设的误差范围内。
57.在本实施例中，还利用盖板300覆盖在载片台100上，如图7所示，盖板上设置有多个第二开孔310，第二开孔310与盖片槽120一一对应，为了利用盖板300将多个盖片200压住，防止盖片200移动，结合图3和图8所示，第二开孔310的直径dh4小于盖片200的直径dh3，同时，为了避免盖板300遮挡晶圆，结合图2和图8所示，第二开孔310的直径dh4大于载片槽110的直径dh1，这样盖板200上第二开孔310周边的区域可以压住盖片200，使得盖片200固定压在晶圆上，且盖板200上的第二开孔310裸露盖片200。
58.可选的，在第二开孔310的直径dh4小于盖片200的直径dh3的基础上，可以直接将第二开孔310的直径dh4在载片槽的直径dh1的基础上增加1mm而得到，但本技术对此并不做限定，只要第二开孔310的直径dh4小于盖片200的直径dh3，大于载片槽110的直径dh1即可。
59.利用上述掩膜组件在晶圆上沉积预设膜层时，由于盖片200上设置有阵列排布的多个第一开孔210，且第一开孔210的上顶直径d1小于第一开孔210的下底直径d2，即盖片200上第一开孔210的剖面如图5所示的正梯形，因此，以盖片200为掩膜版，通过盖片200上阵列排布的多个第一开孔210，能够在晶圆上形成如图6所示的阵列排布的多个类三棱锥形的微结构，从而在晶圆表面形成具有阵列排布的多个类三棱锥形的微结构的粗化表面。
60.那么，利用本技术实施例所提供的掩膜组件，对正装led芯片表面进行粗化时，并不是对p型半导体层进行刻蚀而形成粗化表面，而是在p型半导体层表面形成一层阵列排布的多个类三棱锥形的微结构而使得p型半导体层表面粗化，因此，不会造成较薄的p型半导体层的损伤，进而利用粗化的p型半导体层表面来增加出光效率，提高正装led芯片的发光效率，且无需额外的制备工序，不增加制作成本。
61.当然，本技术实施例所提供的掩膜组件，并不局限于应用在对正装led芯片的p型半导体层表面进行粗化，也可以适用于垂直led芯片、倒装led芯片的表面粗化，还可以适用于任何需要在晶圆表面形成阵列排布的多个三菱锥形的微结构的场景，具体视情况而定。
62.需要说明的是，利用本技术实施例所提供的掩膜组件在晶圆上形成的微结构为类三棱锥形，即微结构的上端小，下端大，类似于水滴形，以此来使晶圆表面粗化，提高晶圆中led芯片的发光效率。
63.发明人进一步研究发现，由于盖片200作为在晶圆上沉积预设膜层时的掩膜版，因此，盖片200上第一开孔210的尺寸会影响在晶圆上形成的微结构的形状。为了确保形成的微结构为类三棱锥形，可以对第一开孔210的上顶直径、下底直径以及盖片200的厚度进行设置。
64.在上述实施例的基础上，在本技术的一个实施例中，如图5所示，第一开孔210的上顶直径为d1，第一开孔210的下底直径为d2，盖片200的厚度为t1，如图6所示，假设在晶圆上形成的类三棱锥形的微结构的厚度为t2，那么，第一开孔210的上顶直径d1、第一开孔210的下底直径d2、盖片200的厚度t1以及在晶圆上形成的微结构的厚度t2之间的对应关系满足：
65.k1*d2/d1＝t1/t2
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(1)
66.其中，k1为固定系数，可以根据实验得到。
67.例如，在晶圆上沉积的预设膜层的厚度(即微结构的厚度t2)为1μm，盖片的厚度t1为600μm，那么，要想确保形成的微结构呈三棱锥形，可以根据公式(1)，设置第一开孔210的上顶直径d1为0.1μm，第一开孔210的下底直径d2为10μm。
68.需要说明的是，如图6所示，类三棱锥形的微结构的厚度t2为微结构的顶端到其底端的距离。
69.还需要说明的是，本实施例只是给出了形成类三棱锥形的微结构的一种实现方式，在本技术的其他实施例中，还可以通过控制沉积的预设膜层的厚度等方式来形成类三棱锥形的微结构。
70.再需要说明的是，本实施例是发明人通过实验所得到的第一开孔210的上顶直径d1、第一开孔210的下底直径d2、盖片200的厚度t1以及在晶圆上形成的微结构的厚度t2之间的一种对应关系，可以理解的是，要想形成类三棱锥形的微结构，在第一开孔210的上顶直径d1小于第一开孔210的下底直径d2的基础上，第一开孔210的上顶直径d1、第一开孔210的下底直径d2、盖片200的厚度t1以及在晶圆上形成的微结构的厚度t2之间的对应关系可能不止这一种，但只要能够利用本技术实施例所提供的掩膜组件，在晶圆上沉积预设膜层时，通过盖片200上阵列排布的多个第一开孔210，在晶圆上形成阵列排布的多个类三棱锥形的微结构，都应在本技术保护范围内。
71.在上述任一实施例的基础上，可选的，在本技术的一个实施例中，盖片210可以为蓝宝石盖片或石英盖片。
72.在此基础上，可选的，在本技术的一个实施例中，盖片210上的多个第一开孔可以通过激光打孔工艺所形成。
73.在上述任一实施例的基础上，可选的，在本技术的一个实施例中，载片台100为等离子体增强型化学气相沉积(plasma enhanced chemicalvapor deposition，pecvd)机台的载片台。
74.需要说明的是，对于pecvd机台的传统载片台，只设置有多个载片槽，用于承载晶圆，而在本实施例中，考虑到通常采用pecvd机台对晶圆沉积预设膜层，因此，可以直接对pecvd机台的载片台进行改造，改造成本技术实施例所提供的掩膜组件中的载片台，即载片台除了设置有多个载片槽外，还在每个载片槽的周围环绕设置一个盖片槽，盖片槽的深度小于载片槽的深度；并搭配盖片和盖板，实现在晶圆上形成阵列排布的多个类三棱锥形的微结构，形成粗化表面。
75.进一步地，本技术实施例还提供了一种led芯片的制备方法，如图9所示，该方法包括：
76.s100：提供晶圆，如图10(a)所示，晶圆包括衬底10和位于衬底10上的外延叠层20，外延叠层20包括沿背离衬底10的方向依次排布的第一型半导体层21、多量子阱层22和第二型半导体层23，第二型半导体层23和多量子阱层23裸露部分第一型半导体层21而形成台面24。
77.具体的，步骤s100包括：
78.s110：提供衬底10，可选的，衬底10可以是蓝宝石衬底，在衬底10上形成外延叠层
20，外延叠层20包括沿背离衬底10的方向依次排布的第一型半导体层21、多量子阱层22和第二型半导体层23；
79.s120：对外延叠层20进行刻蚀，使得第二型半导体层23和多量子阱层22裸露部分第一型半导体层21而形成台面24，得到具有外延叠层20的晶圆。
80.在步骤s120中，可以先对衬底10上形成的外延叠层20进行清洗，然后匀胶曝光显影制备台面(mesa)光刻图形，之后利用电感耦合等离子体(icp)对外延叠层20进行刻蚀，使得第二型半导体层23和多量子阱层22裸露部分第一型半导体层21而形成台面24，得到具有外延叠层20的晶圆。
81.s200：将晶圆放置在等离子体增强型化学气相沉积(pecvd)机台的载片台100上设置的载片槽110中，如图1所示，载片台100上设置有多个载片槽110，载片槽110用于承载晶圆，每个载片槽110的周围设置有一个盖片槽120，如图2所示，盖片槽120的深度小于载片槽110的深度。
82.需要说明的是，在步骤s100中，可以提供多个具有外延叠层20的晶圆，如图1所示，载片台100上设置有多个载片槽110，每个载片槽110都可以用于承载晶圆，即可以同时对多个具有外延叠层20的晶圆进行处理。
83.还需要说明的是，载片台100上的载片槽110用于承载晶圆，因此，如图2所示，载片槽110的直径dh1与晶圆的直径相当，载片槽110的深度h1与晶圆的厚度相当，以能够将晶圆放置在载片槽110中，这里载片槽110的直径dh1与晶圆的直径相当是指载片槽110的直径等于或略大于晶圆的直径，所差值在预设的误差范围(如+0.01mm范围)内，同理，这里载片槽110的深度h1与晶圆的厚度相当是指载片槽110的深度h1等于或略大于晶圆的厚度，所差值在预设的误差范围内。
84.再需要说明的是，在载片台100上的每个载片槽110周围均环绕设置有一个盖片槽120，如图2所示，盖片槽120的深度h2小于载片槽110的深度h1，盖片槽120的直径dh2大于载片槽120的直径dh1。
85.在本实施例中，载片台100为等离子体增强型化学气相沉积(plasma enhanced chemicalvapor deposition，pecvd)机台的载片台。
86.需要说明的是，对于pecvd机台的传统载片台，只设置有多个载片槽，用于承载晶圆，而在本实施例中，考虑到采用pecvd机台对晶圆沉积预设膜层，因此，直接对pecvd机台的载片台进行改造，改造成本技术实施例所提供的led芯片的制备方法中所用的载片台100，即载片台100除了设置有多个载片槽110外，还在每个载片槽110的周围环绕设置一个盖片槽120，盖片槽120的深度小于载片槽110的深度。
87.s300：在盖片槽120中对应放置一个盖片200，盖住晶圆，盖片200与盖片槽120一一对应，如图3-图5所示，盖片200上设置有阵列排布的多个第一开孔210，第一开孔210的上顶直径d1小于第一开孔210的下底直径d2。
88.需要说明的是，结合图2和图3所示，在载片槽110中放置晶圆后，将盖片200盖在盖片槽120中，盖住晶圆，因此，盖片槽120的直径dh2与盖片200的直径dh3相当，结合图2和图5所示，盖片槽120的深度h2与盖片200的厚度t1相当，以能够将盖片200放置在盖片槽120中，这里盖片槽120的直径dh2与盖片200的直径dh3相当是指盖片槽120的直径dh2等于或略大于盖片200的直径dh3，所差值在预设的误差范围(如+0.01mm范围)内，同理，这里盖片槽120
的深度h2与盖片200的厚度t1相当是指盖片槽120的深度h2等于或略大于盖片200的厚度t1，所差值在预设的误差范围内。
89.可选的，在本技术的一个实施例中，盖片210可以为蓝宝石盖片或石英盖片。
90.在此基础上，可选的，在本技术的一个实施例中，盖片210上的多个第一开孔可以通过激光打孔工艺所形成。
91.s400：在载片台100上放置盖板300，如图7所示，盖板300上设置有多个第二开孔310，第二开孔310与盖片槽120一一对应，结合图2、图3和图8所示，第二开孔310的直径dh4小于盖片200的直径dh3，且大于载片槽110的直径dh1，使得盖板300压住盖片200，防止盖片200移动
92.需要说明的是，步骤s400将盖板300覆盖在载片台100上，如图7所示，盖板300上设置有多个第二开孔310，第二开孔310与盖片槽120一一对应，为了利用盖板300将多个盖片200压住，防止盖片200移动，结合图3和图8所示，第二开孔310的直径dh4小于盖片200的直径dh3，同时，为了避免盖板300遮挡晶圆，结合图2和图8所示，第二开孔310的直径dh4大于载片槽110的直径dh1，这样盖板200上第二开孔310周边的区域可以压住盖片200，使得盖片200固定压在晶圆上，且盖板200上的第二开孔310裸露盖片200。
93.可选的，在第二开孔310的直径dh4小于盖片200的直径dh3的基础上，可以直接将第二开孔310的直径dh4在载片槽的直径dh1的基础上增加1mm而得到，但本技术对此并不做限定，只要第二开孔310的直径dh4小于盖片200的直径dh3，大于载片槽110的直径dh1即可。
94.s500：以盖片200为掩膜版，在晶圆上沉积预设膜层，通过盖片200上阵列排布的多个第一开孔210，在晶圆上形成阵列排布的多个类三棱锥形的微结构30，形成如图10(b)所示的器件结构。
95.需要说明的是，上述载片台100、多个盖片200以及盖板300，组成掩膜组件，预先制备好该掩膜组件后，在制备led芯片时，只需重复利用该掩膜组件在晶圆上沉积预设膜层即可。利用该掩膜组件在晶圆上沉积预设膜层时，由于盖片200上设置有阵列排布的多个第一开孔210，且第一开孔210的上顶直径d1小于第一开孔210的下底直径d2，即盖片200上第一开孔210的剖面如图5所示的正梯形，因此，以盖片200为掩膜版，通过盖片200上阵列排布的多个第一开孔210，能够在晶圆上形成如图6所示的阵列排布的多个类三棱锥形的微结构，从而在晶圆表面形成具有阵列排布的多个类三棱锥形的微结构的粗化表面。
96.发明人进一步研究发现，由于盖片200作为在晶圆上沉积预设膜层时的掩膜版，因此，盖片200上第一开孔210的尺寸会影响在晶圆上形成的微结构的形状。为了确保形成的微结构为类三棱锥形，可以对第一开孔210的上顶直径、下底直径以及盖片200的厚度进行设置。
97.可选的，在本技术的一个实施例中，如图5所示，第一开孔210的上顶直径为d1，第一开孔210的下底直径为d2，盖片200的厚度为t1，如图6所示，假设在晶圆上形成的类三棱锥形的微结构的厚度为t2，那么，第一开孔210的上顶直径d1、第一开孔210的下底直径d2、盖片200的厚度t1以及在晶圆上形成的微结构的厚度t2之间的对应关系满足：
98.k1*d2/d1＝t1/t2
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(1)
99.其中，k1为固定系数，可以根据实验得到。
100.例如，在晶圆上沉积的预设膜层的厚度(即微结构的厚度t2)为1μm，盖片的厚度t1
为600μm，那么，要想确保形成的微结构呈三棱锥形，可以根据公式(1)，设置第一开孔210的上顶直径d1为0.1μm，第一开孔210的下底直径d2为10μm。
101.需要说明的是，如图6所示，类三棱锥形的微结构的厚度t2为微结构的顶端到其底端的距离。
102.还需要说明的是，本实施例只是给出了形成类三棱锥形的微结构的一种实现方式，在本技术的其他实施例中，还可以通过控制沉积的预设膜层的厚度等方式来形成类三棱锥形的微结构。
103.还需要说明的是，本实施例是发明人通过实验所得到的第一开孔210的上顶直径d1、第一开孔210的下底直径d2、盖片200的厚度t1以及在晶圆上形成的微结构的厚度t2之间的一种对应关系，可以理解的是，要想形成类三棱锥形的微结构，在第一开孔210的上顶直径d1小于第一开孔210的下底直径d2的基础上，第一开孔210的上顶直径d1、第一开孔210的下底直径d2、盖片200的厚度t1以及在晶圆上形成的微结构的厚度t2之间的对应关系可能不止这一种，但只要能够利用本技术实施例所提供的掩膜组件，在晶圆上沉积预设膜层时，通过盖片200上阵列排布的多个第一开孔210，在晶圆上形成阵列排布的多个类三棱锥形的微结构，都应在本技术保护范围内。
104.经过步骤s100-s500，在晶圆上形成阵列排布的多个类三棱锥形的微结构30后，得到如图10(b)所示的器件结构，即在晶圆整面上形成了阵列排布的多个类三棱锥形的微结构30，但只需要保留第二型半导体层23背离衬底10的表面上的阵列排布的多个类三棱锥形的微结构30，而台面24上等其他区域的类三棱锥形的微结构30需要被去除掉，因此，还需要将除晶圆上第二型半导体层23背离衬底10的表面之外的其他区域上的类三棱锥形的微结构30去除掉。
105.s600：利用正性光刻胶作掩膜，去除晶圆上除第二型半导体层23背离衬底10的表面之外的其他区域上的类三棱锥形的微结构30，从而在第二型半导体层23背离衬底10的表面上形成具有阵列排布的多个类三棱锥形的微结构30，使得第二型半导体层23背离衬底10的表面为粗化表面，得到如图10(c)所示的器件结构。
106.具体的，通过设计正性光刻胶的掩膜图形，使得晶圆的台面24上以及切割道上等除第二型半导体层23背离衬底10的表面之外的其他区域上的微结构30去除，可采用湿法腐蚀去除微结构30，之后再去除正性光刻胶，得到如图10(c)所示的只在第二型半导体层23背离衬底10的表面上具有阵列排布的多个类三棱锥形的微结构30的器件结构。
107.图11给出了步骤s600所采用的一种正性光刻胶的掩膜图形示意图，其中，黑色区域遮挡晶圆上第二型半导体层23背离衬底10的表面，即需要保留类三棱锥形的微结构30的区域，白色区域对应晶圆上的台面24等除第二型半导体层23背离衬底10的表面之外的其他区域，即需要去除类三棱锥形的微结构30的区域。但本技术对正性光刻胶的掩膜图形并不做限定，具体需根据晶圆上需要沉积类三棱锥形的微结构30的区域形状而定。需要说明的是，图11给出了四个led芯片对应的正性光刻胶的掩膜图形。
108.s700：如图10(d)所示，在台面24上形成第一电极40，并在具有阵列排布的多个类三棱锥形的微结构30的第二型半导体层23背离衬底10的一侧形成第二电极50。
109.具体的，在步骤s700中，可以采用负性光刻胶作掩膜，通过电子束蒸镀进行金属蒸镀，金属蒸镀膜层的厚度可以是1.3μm～2.1μm，然后再对蒸镀金属进行剥离，形成第一电极
40和第二电极50，最后去除负性光刻胶。
110.由此可见，本技术实施例所提供的led芯片的制备方法中，利用预先制备好的包括载片台、多个盖片以及盖板的掩膜组件在晶圆上沉积预设膜层，由于盖片200上设置有阵列排布的多个第一开孔210，且第一开孔210的上顶直径d1小于第一开孔210的下底直径d2，即盖片200上第一开孔210的剖面如图5所示的正梯形，因此，以盖片200为掩膜版，通过盖片200上阵列排布的多个第一开孔210，能够在晶圆上形成如图6所示的阵列排布的多个类三棱锥形的微结构，从而在晶圆表面形成具有阵列排布的多个类三棱锥形的微结构的粗化表面，无需额外的制备工序，不增加制作成本。
111.在上述实施例的基础上，可选的，在本技术的一个实施例中，利用本技术实施例所提供的led芯片的制备方法所制备的led芯片为正装led芯片，由上述分析可知，利用本技术实施例所提供的led芯片的制备方法，对正装led芯片表面进行粗化时，并不是对p型半导体层进行刻蚀而形成粗化表面，而是在p型半导体层表面形成一层阵列排布的多个类三棱锥形的微结构而使得p型半导体层表面粗化，因此，不会造成较薄的p型半导体层的损伤，进而利用粗化的p型半导体层表面来增加出光效率，提高正装led芯片的发光效率。
112.在上述实施例的基础上，可选的，在本技术的一个实施例中，第一型半导体层为n型gan层，第二型半导体层为p型gan层，那么，利用本技术实施例所提供的led芯片的制备方法制备正装led芯片时，能够在p型半导体层表面形成一层阵列排布的多个类三棱锥形的微结构而使得p型半导体层表面粗化，而不会造成较薄的p型半导体层的损伤，从而利用粗化的p型半导体层表面来增加出光效率，提高正装led芯片的发光效率。
113.当然，本技术实施例所提供的led芯片的制备方法并不局限于应用在对正装led芯片的p型半导体层表面进行粗化，也可以适用于垂直led芯片、倒装led芯片的表面粗化，还可以适用于任何需要在晶圆表面形成阵列排布的多个三菱锥形的微结构的场景，具体视情况而定。
114.需要说明的是，利用本技术实施例所提供的led芯片的制备方法在晶圆上形成的微结构为类三棱锥形，即微结构的上端小，下端大，类似于水滴形，以此来使晶圆表面粗化，提高晶圆中led芯片的发光效率。
115.在上述任一实施例的基础上，可选的，在本技术的一个实施例中，如图12所示，在形成第一电极40和第二电极50之前，即在图10(c)所示的器件结构的基础上，该方法还包括：
116.s800：如图13(a)所示，在具有阵列排布的多个类三棱锥形的微结构30的第二型半导体层23背离衬底10的一侧形成透明导电层60，并对透明导电层60进行高温退火，使得透明导电层60透过不同微结构30之间的间隙与第二型半导体层23形成欧姆接触。
117.在本实施例中，如图12所示，后续在步骤s700中，再在透明导电层60背离衬底10的一侧形成第二电极50，以及在台面24上形成第一电极40，形成图13(b)所示的器件结构。
118.具体的，在步骤s800中，首先通过溅射工艺整面形成透明导电层60，透明导电层60的厚度可以是
119.其次，通过快速退火炉对透明导电层60进行退火，退火温度可以为500℃～650℃，退火时间可以为1min-10min；
120.然后，采用正性光刻胶做掩膜，湿法腐蚀透明导电层60，腐蚀后再去除正性光刻
胶，只保留具有阵列排布的多个类三棱锥形的微结构30的第二型半导体层23背离衬底10一侧的透明导电层60。
121.需要说明的是，由于类三棱锥形的微结构30可以是电绝缘的，因此，在具有阵列排布的多个类三棱锥形的微结构30的第二型半导体层23背离衬底10的一侧形成透明导电层60后，透明导电层60透过不同微结构30之间的间隙与第二型半导体层23形成欧姆接触，又由于类三棱锥形的微结构30是阵列排布的，因此，不同微结构30之间的间隙在晶圆表面也是阵列均匀排布的，且不同微结构30之间的间隙尺寸较小，我们知道，电流更容易从不同微结构30之间狭小的间隙中流过，因此，利用本实施例所提供的led芯片制备方法所形成的led芯片中，电流不仅通过透明导电层30进行扩展，还因第二型半导体层23背离衬底10一侧阵列排布的多个类三棱锥形的微结构30，使得电流分布更加均匀，从而使得发光更加均匀，改善led芯片的出光效果。
122.还需要说明的是，由于第二型半导体层23、类三棱锥形的微结构30以及透明导电层60材料可以不同，例如，第二型半导体层23为p型gan层，类三棱锥形的微结构30为sio2微结构，透明导电层60为ito层，那么，第二型半导体层23、类三棱锥形的微结构30以及透明导电层60的折射率均不同，从而使得全反射角增大，加上微结构30为类三棱锥形，从而进一步提高led芯片的光萃取效率。
123.在上述实施例的基础上，可选的，在本技术的一个实施例中，在步骤s500中，在晶圆上沉积的预设膜层为sio2膜层，从而在晶圆上形成阵列排布的多个类三棱锥形的sio2微结构。
124.在实际应用中，在图13(b)所示的器件结构的基础上，本技术实施例所提供的led芯片的制备方法还可以包括：
125.s900：在晶圆表面沉积一层绝缘层70，并采用正性光刻胶作掩膜，湿法腐蚀绝缘层70，再去除正性光刻胶，使得绝缘层70裸露出第一电极40和第二电极50，得到如图14所示的器件结构。
126.可选的，绝缘层70可以是sio2层，其厚度可以是
127.在此基础上，在实际应用中，本技术实施例所提供的led芯片的制备方法还可以包括：
128.s1000：对晶圆进行电性抽测；
129.s1100：研磨将晶圆减薄至固定厚度，并在晶圆背面蒸镀布拉格反射层(dbr反射层)。
130.具体的，在步骤s1:100中，可以将晶圆减薄至固定厚度100μm～120μm，并在晶圆背面蒸镀3μm～5μm的dbr反射层。
131.s1200：对晶圆进行切割，获得单颗led芯粒，并对单颗led芯粒进行分选。
132.综上，本技术实施例所提供的掩膜组件及led芯片的制备方法，通过设计包括载片台、多个盖片以及盖板的掩膜组件，将晶圆放置在载片台的载片槽中，并在载片槽周围环绕设置的盖片槽中放置盖片，使得盖片覆盖晶圆，同时盖片被盖板压住以防止移动，从而在晶圆上沉积预设膜层时，以盖片为掩膜版，通过盖片上阵列排布的多个第一开孔，在晶圆上形成阵列排布的多个类三棱锥形的微结构，使得晶圆表面为粗化表面，而不会对晶圆中的半导体层产生损伤，且无需额外的制备工序，不增加制作成本，可适用于对正装led芯片表面
进行粗化，且不会造成其较薄的p型半导体层的损伤，提高正装led芯片的发光效率。
133.本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
134.对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。