专利名称：数据传送控制装置和电子设备的制作方法
技术领域：
本发明涉及一种数据传送控制装置和电子设备。
背景技术：
近年来，作为用于将个人计算机与外围设备(从广义上说，为电子设备)连接的接口标准，USB(通用串行接口)受到人们的关注，该USB的优点在于在过去，可通过相同标准的接插件，连接通过不同标准的接插件连接的鼠标或键盘，或打印机等的外围设备，另外可实现所谓的插拨和热插拔。
该USB与作为相同的串行接口标准，与已使用的IEEE1394相比较，具有传送速度较慢的问题。
于是，人们制定USB2.0标准，其在使已有的USB1.1的标准保持下位互换性的同时，与USB1.1相比较，可实现更高速的480Mbps(HS模式)的数据传送速度，该标准受到人们的关注。另外，人们还制定对USB2.0的物理层电路，或逻辑层电路的接口类型进行定义的UTMI(USB2.0 Transceiver MacrocellInterface)。
另外，按照该USB2.0，除了由过去的USB1.1定义的FS(链Full Speed)模式以外，还配备有称为“HS(高速High Speed)模式的传送模式。按照该HS模式，由于以480Mbps进行数据传送，故与按照12Mbps进行数据传送的FS模式相比较，可实现更高速度的数据传送。因此，按照USB2.0，可向传送速度要求高速的硬盘驱动器，光盘驱动器等存储设备提供最适合的接口。
但是，在该HS模式的数据传送时，由于进行传送数据的取样，故具有下述问题，即必须发生480MHz的频率的时钟，发生这样的高频的时钟的电路(PLL)的耗电量非常大。另外，如果这样的电量还在低速FS模式的数据传送时消耗，故造成耗电量的浪费。
此外，在切换传送模式(HS模式，FS模式)，切换待发生的时钟的场合，还具有下述课题，即必须防止数据传送控制装置或后级的电路发生误动作的情况。
发明概述本发明是针对上述的技术课题而提出的，本发明的目的在于提供可在不产生动作不良的情况下，动态地对待发生的时钟的频率进行切换的数据传送控制装置，以及电子设备。
另外，本发明的另一目的在于提供可以较低的耗电量，实现不同传送模式的数据传送的数据传送控制装置和电子设备。
为了解决上述课题，本发明涉及一种数据传送控制装置，该数据传送控制装置用于通过总线进行数据传送，其特征在于其包括时钟发生装置，该时钟发生装置发生包括第一，第二时钟的多个时钟；时钟控制装置，该时钟控制装置对通过上述时钟发生装置中的时钟发生进行控制，根据通过上述时钟发生装置发生的时钟，发生数据传送控制装置和后级的数据处理装置中的至少一个所采用的系统时钟，上述时钟控制装置在不执行上述时钟发生装置的第一时钟的发生动作之前，实现上述时钟发生装置的第二时钟的发生动作，在判定第二时钟发生动作稳定后，将用于发生系统时钟的时钟，从第一时钟切换到第二时钟。
按照本发明，根据时钟发生装置发生的第一，第二时钟，发生数据传送控制装置内部，或后级的数据处理装置所采用的系统时钟。另外，按照本发明，在不执行时钟发生装置的第一时钟的发生动作之前，实现第二时钟的发生动作。接着，如果判定实现的第二时钟的发生动作保持稳定，则构成系统时钟的发生元的时钟从第一时钟，切换到第二时钟，可根据第二时钟，发生系统时钟，以代替第一时钟。
按照上述方式，在形成系统时钟的发生元的时钟的切换时，可确保从时钟发生装置，稳定地输出第一时钟。另外，形成系统时钟的发生元的时钟可从第二时钟，切换为上述稳定的第一时钟。因此，即使在时钟切换时，仍可将稳定的系统时钟，供给数据传送控制装置内部，或后级的数据处理装置，防止产生误动作等。
另外，如果在时钟切换后，不执行第一时钟的发生动作，则可节省第一时钟的发生动作所消耗的电量，使数据传送控制装置节省电力。
此外，本发明还可这样形成，即上述时钟发生装置包括用于发生第一时钟的第一PLL以及用于发生第二时钟的第二PLL，上述时钟控制装置在不执行上述第一PLL的自由振荡动作之前，实现上述第二PLL的自由振荡动作，在判定上述第二PLL的自由振荡动作稳定后，将用于发生系统时钟的时钟，从第一时钟切换到第二时钟。
按照上述方式，如果可将稳定的系统时钟，供给数据传送控制装置内部，或后级的数据处理装置，并且在时钟的切换后，不执行第一PLL的自由振荡动作，则可节省第一PLL所消耗的电量。
还有，本发明还可这样形成，即上述时钟控制装置在将用于发生系统时钟的时钟，从第一时钟切换到第二时钟时，仅仅在规定期间，将系统时钟设定在第一电平。
按照此方式，可防止通过切换处于不稳定的状态的时钟，作为系统时钟，供给数据传送控制装置内部，或后级的数据处理装置。另外，即使在第一，第二时钟的相位错开的情况下，适当地使它们接合成为一种可能，可防止数据传送控制装置，或后级的数据处理装置的误动作。
此外，将系统时钟设定在第一电平的处理、比如，可在时钟切换的规定期间，获得形成第一电平的掩蔽信号与第一或第二时钟的逻辑积等。
再有，本发明可这样形成，即将系统时钟设定在第一电平的上述规定期间，根据上述时钟发生装置中的时钟发生用的基准时钟设定。
按照上述方式，根据处于在时钟切换时稳定的信号状态的基准时钟，设定时钟的切换期间的长度等。因此可进一步使供给数据传送控制装置，或后级的数据处理装置的系统时钟保持稳定。
另外，本发明也可这样形成，即上述时钟控制装置以第一时钟变为第一电平为条件，将根据第一时钟而发生的系统时钟设定在第一电平，以第二时钟变为第一电平为条件，根据第二时钟，发生系统时钟。
按照此方式，在时钟切换时，第一时钟从第二电平，变化到第一电平后，在比如，从第一电平变化到第二电平之前，可将系统时钟固定在第一电平。由此，在时钟切换时，可有效地防止系统时钟产生频率突增(glitch)的情况。另外，第二时钟从第二电平变为第一电平后，比如，在第一电平变为第二电平之前，可根据第二时钟，发生系统时钟。于是，还可防止时钟的脉冲幅度变窄，造成频率突增(glitch)的情况。
此外，本发明涉及一种数据传送控制装置，该数据传送控制装置用于通过总线，进行数据传送，其特征在于该装置包括时钟发生装置，该时钟发生装置发生包括第一，第二时钟的多个时钟；时钟控制装置，该时钟控制装置对上述时钟发生装置中的时钟发生进行控制，根据通过上述时钟发生装置发生的时钟，发生数据传送控制装置和后级的数据处理装置中的至少一方所采用的系统时钟，上述时钟控制装置在将用于发生系统时钟的时钟从第一时钟切换到第二时钟时，仅仅在规定期间，将系统时钟设定在第一电平。
按照本发明，根据由时钟发生装置发生的第一，第二时钟，发生数据传送控制装置内部，或后级的数据处理装置所采用的系统时钟。另外，按照本发明，在形成系统时钟的发生元的时钟的切换时，将系统时钟设定在第一电平。因此，可防止处于由时钟的切换而处于不稳定的状态的时钟，作为系统时钟供给数据传送控制装置内部，或后级的数据处理装置的情况，即使在第一，第二时钟的相位错开的情况下，仍可适当使它们接合。
还有，本发明涉及一种数据传送控制装置，该数据传送控制装置用于通过总线，进行数据传送，其特征在于该装置包括时钟发生装置，该时钟发生装置发生包括第一，第二时钟的多个时钟；时钟控制装置，该时钟控制装置对上述时钟发生装置中的时钟发生进行控制，根据通过上述时钟发生装置发生的时钟，发生数据传送控制装置和后级的数据处理装置中的至少一方所采用的系统时钟，上述时钟控制装置以第一时钟变为第一电平为条件，将根据第一时钟而发生的系统时钟设定在第一电平，以第二时钟变为第一电平为条件，根据第二时钟，发生系统时钟。
按照本发明，根据由时钟发生装置发生的第一，第二时钟，发生数据传送控制装置内部，或后级的数据处理装置所采用的系统时钟。另外，按照本发明，在形成系统时钟的发生元的时钟切换时，在将系统时钟设定在第一电平后，可将系统时钟固定在第一电平。另外，如果按照上述方式，在将系统时钟固定在第一电平后，将第二时钟从第二电平，变为第一电平，则可根据第二时钟，发生系统时钟。通过采用这样的方式，可防止系统时钟发生频率突增(glitch)的情况，可保证数据传送控制装置，或后级的数据处理装置的稳定动作。
再有，本发明涉及一种数据传送控制装置，该数据传送控制装置用于采用高速的第一传送模式，或低速的第二传送模式，借助总线，进行数据传送，其特征在于该装置包括时钟发生装置，该时钟发生装置包括发生第一时钟的第一PLL和发生第二时钟的第二PLL；时钟控制装置，该时钟控制装置对上述时钟发生装置所包括的第一，第二PLL进行控制，上述时钟控制装置在传送模式从上述高速的第一传送模式，切换到上述低速的第二传送模式的场合，不执行发生上述第一传送模式用的第一时钟的第一PLL的自由振荡动作。
按照本发明，在高速的第一传送模式，可根据由第一PLL发生的第一时钟，进行，比如，数据传送或系统时钟的发生等。另外，如果从第一传送模式切换到低速的第二传送模式，则不执行第一PLL的自由振荡动作。因此，在第二传送模式，由于不需要的第一PLL在第二传送模式时不动作，故防止在第一PLL，耗电量浪费的情况，使数据传送装置实现省电。
另外，本发明还可这样形成，即在按照通过上述第一PLL发生的第一时钟动作的状态，对与总线连接的端口是否支持第一传送模式进行检测，在检测到不支持第一传送模式的场合，根据来自后级的数据处理装置的选择信号，不执行上述第一PLL的自由振荡动作。
按照此方式，在数据传送控制装置通过总线，与不支持第一传送模式的端口连接，按照第二传送模式动作的场合，可防止在第一PLL中，耗电量的浪费，实现数据传送控制装置的省电。
此外，本发明还可这样形成，即上述时钟控制装置在不执行上述第一PLL的自由振荡动作之前，实现上述第二PLL的自由振荡动作，在判定上述第二PLL的自由振荡动作保持稳定后，不执行上述第一PLL的自由振荡动作。
按照此方式，在切换使用来自第一PLL的第一时钟和来自第二PLL的第二时钟时，可采用稳定地输出的时钟，可保证数据传送控制装置的稳定动作。
另外，本发明还可进行符合USB的标准的数据传送。
按照该方式，比如，符合USB2.0标准的HS模式的数据传送等也有望实现。
此外，按照本发明，在从HS模式向FS模式的切换时，从FS模式向HS模式切换时，能够保证数据传送控制装置的稳定动作。
再有，本发明的电子设备还可包括上述任何一种数据传送控制装置，以及下述处理装置，该处理装置进行通过上述数据传送控制装置和上述总线传送的数据输出处理，获取处理，或存储处理装置等。
按照本发明，由于降低用于电子设备的数据传送控制装置的成本，使可靠性提高，故还使电子设备的成本降低，可靠性提高。另外，按照本发明，由于可通过高速的传送模式，进行数据传送，故可实现电子设备的的高速处理。
再有，按照本发明，由于可采用与传送数据相对应的适合的时钟，故还实现电子设备的省电。
附图简述
图1为表示本实施例的数据传送控制装置的结构实例的图；图2为表示时针发生电路、时钟控制电路的结构实例的图；图3为用于对本实施例的动作进行说明的时序图；图4为用于对本实施例的动作进行说明的时序图；图5为用于对本实施例的动作进行说明的时序图；图6为用于对本实施例的动作进行说明的状态变化图；图7为用于对本实施例的动作进行说明的状态变化图；图8为用于对本实施例的动作进行说明的状态变化图；图9为表示PLL480M的结构实例的图；图10为表示PLL480M所包含的VCO的结构实例的图；图11为表示PLL60M的结构实例的图；图12为表示PLL60M所包含的VCO的结构实例的图；图13A，图13B为表示PLL60M所包含的VCO的结构实例的图；图14为device attach的时序图；图15为HS同步交换时的时序图；图16A，图16B，图16C为各种电子设备的内部方框图的实例；图17A，图17B，图17C为各种电子设备的外观图的实例。
发明详述下面参照附图，对本发明的优选实施例进行具体描述。
1.结构和动作1.1数据传送控制装置图1表示本实施例的数据传送控制装置的结构的实例。
本实施例的数据传送控制装置包括数据处理电路400，HS(高速HighSpeed)电路410，FS(全速Full Speed)电路420，模拟前端电路430，时钟发生电路440，时钟控制电路450。另外，本发明的数据传送控制装置不必包括图1所示的全部方框，其也可为省略这些方框中的一部分的结构。
数据处理电路400(从广义上说，用于传送数据的规定的电路)进行用于符合USB等的数据传送的各种处理。更具体地说，在发送信号时，对发送数据，进行附加SYNC(同步化，synchronization)，SOP(数据分组的开始，Startof Packet)，EOP(数据分组的结束，End of Packet)的处理，位填充处理等。在接收信号时，进行检测/删除接收数据的SYNC，SOP，EOP的处理，位填充处理等。在接收信号时，进行检测/删除接收数据的SYNC、SOP、EOP的处理，位非填充处理等。另外，还进行发生用于控制数据的发送接收信号的各种定时的处理。
另外，接收数据从数据处理电路400，输出给后级的电路(后级的数据处理装置)的SIE(串行接口引擎，Serial Interface Engine)，上述发送数据从SIE，输入到数据处理电路400中。
HS电路410为用于进行数据传送速度为480Mbps的HS的数据的发送接收的逻辑电路，FS电路420为用于进行数据传送速度为12Mbps的FS的数据的发送接收的逻辑电路。
在这里，HS模式是由USB2.0新定义的传送模式。FS模式是按照过去的USB1.1定义的传送模式。
按照USB2.0，由于配备这样的HS模式，故不仅可实现打印机，音响，照相机等的数据传送，还可实现硬盘驱动器或光盘驱动器(CDROM，DVD)等的存储装置的数据传送。
HS电路410包括HSDLL(高速延迟线PLL，High Speed Delay Line PLL)电路10，缓冲存储器(elasticity buffer)12。
在这里，HSDLL电路10是根据来自接收数据和时钟发生电路440(PLL)的时钟，发生数据的取样时钟的电路。
另外，缓冲存储器12为用于吸收内部装置(数据传送控制装置)与外部装置(与总线连接的外部装置)的时钟频率差(时钟偏移)等的电路。
模拟前端电路430为包括用于进行FS或HS的信号发送接收的驱动器或接收器的模拟电路。按照USB，通过采用DP(Data+)与DM(Data-)的差动信号，发送接收数据。
时钟发生电路440发生在装置内部使用的480MHz的时钟，或在装置内部及SIE使用的60MHz的时钟。
时钟发生电路440包括OSC、PLL480M、PLL60M。
在这里，OSC(振荡电路)是通过与外部振荡器的组合，发生基准时钟。
PLL480M指下述PLL(钡相环)，其发生HS模式所必需的480MHz的时钟，FS模式，装置内部和SIE所必需的60Mz的时钟。另外，在按照HS模式进行信号发送接收的场合，必须使该PLL480M的时钟发生有效。
PLL60M根据由OSC(振荡电路)发生的基准时钟，发生FS模式、装置内部和SIE所必需的60MHz的时钟。另外，在使该PLL60M的时钟发生有效时，不可进行HS模式的信号发送接收。
时钟控制电路450接收来自SIE的各种控制信号，进行控制时钟发生电路440的处理等。另外，由时钟发生电路440发生的60MHz的系统时钟通过时钟控制电路450，输出给SIE。
1.2时钟发生电路、时钟控制电路的结构图2表示本实施例的时钟发生电路440(时钟发生装置)，时钟控制电路450(时钟控制装置)的结构实例。
时钟发生电路440所包含的OSC(振荡电路)通过与XIN，XOUT连接的外部振荡器，进行振荡动作，发生基准时钟RCLK(比如，12～24MHz)。另外，将该基准时钟RCLK输出给PLL480M，PLL60M，时钟控制电路450。
另外，还可将输入到XIN中的外部时钟直接用作基准时钟。
此外，OSCENB为用于设定OSC的振荡和来自XI的外部时钟的输入的有效，非有效的信号。比如，如果OSCENB＝“0”(逻辑电平。下面相同)，则OSC的振荡和外部时钟的输入是非有效的，如果为“1”，则是有效的。比如，在通过SUSPENDM，装置处于中止状态时，如果使OSCENB为“0”，则可切换到OSC也不动作的完全中止模式。
时钟发生电路440所包括的PLL480M在来自时钟控制电路450的信号ENB480M为“1”的条件下，发生其相位与基准时钟RCLK相同的480MHz的时钟。另外，将通过对该480MHz的时钟进行分频而获得的60MHz的时钟作为CLKH，将其输出给时钟控制电路450。另外，还可在时钟控制电路450一侧，进行480MHz的时钟的分频。
时钟发生电路440所包含的PLL60M在来自时钟控制电路450的信号ENB60M为“1”的条件下，发生其相位与基准时钟RCLK相同的60MHz的时钟。另外，将该60MHz的时钟作为CLKF，将其输出给时钟控制电路450。
时钟控制电路450从SIE，接收信号SUSPENDM，PLLSEL，对时钟发生电路440中的时钟发生动作(PLL480M，PLL60M的自由振荡动作)进行控制。另外，根据由时钟发生电路440发生的时钟CLKH，CLKF，发生并输出数据传送控制装置内部或SIE(后级的数据处理装置)所采用系统时钟SYCLK(同步用的参考时钟)。
另外，信号SUSPENDM为用于对数据传送控制装置(无线电收发机装置)进行中止的信号，如果SUSPENDM为“0”，使数据传送控制装置中止，则OSC(振荡电路)以外的全部电路停止。
此外，信号PLLSEL为SIE选择使PLL480M与PLL60M中的哪个自由振荡动作用的信号，在PLLSEL为“0”时，选择PLL480M，在为“1”时，选择PLL60M。另外，在HS模式时，在线性调制脉冲(CHIRP)发送接收的场合，必须使PLLSEL为“0”，选择PLL480M。
1.2动作下面通过图3的时序图，对本实施例的动作进行描述。
如果在图3的时刻T0，PLLSEL为“0”，则选择发生480MHz的时钟的PLL480M。另外，如果在时刻T1，SUSPENDM为“1”，解除中止，则ENB480M为“1”，无法实现PLL480M的自由振荡动作(时钟发生动作)。
还有，开始基于来自OSC的基准时钟RCLK(或对RCLK进行分频的时钟)的计数动作，如果在时刻T3，计数动作结束，STABLE480M为“1”。即，在假定PLL480M的自由振荡动作稳定的时刻(假定发生按照USB2.0的标准所要求的480MHz+/-500ppm的时钟的时刻))，STABLE480M为“1”。
于是，信号SYCLKENB(SYCLK的掩蔽信号)为“1”，在来自PLL480M的CLKH(对480MHz进行分频处理后的60MHz的时钟)发生的系统时钟SYCLK(相同的60MHz的时钟)可供给数据传送控制装置内部和SIE(后级的数据处理装置)。
另外，在图3中，为了测定时刻T1～T3的期间(PLL480M的自由振荡动作的稳定所要求的期间)，进行基于来自振荡电路OSC的基准时钟RCLK的计数动作。该RCLK为在图2的信号OSCENB为“1”，振荡电路OSC的振荡动作稳定的场合，在其以后保持稳定的时钟。因此，可采用RCLK，稳定地测定T1～T3的期间。
如果在时刻T4，PLLSEL为“1”，则选择发生60MHz的时钟的PLL60M，ENB60M为“1”，实现PLL60M的自由振荡动作(时钟发生动作)。
接着，开始基于基准时钟RCLK的计数动作，如果在时刻T6，计数动作结束，则STABLE60M(表示PLL60M的自由振荡动作稳定的信号)为“1”，进行采用作为系统时钟SYCLK的掩蔽信号的SYCLKENB的时钟切换。更具体地说，在时钟切换之前，根据来自PLL480M的CLKH而发生的系统时钟SYCLK在时钟切换后，根据来自PLL60M的CLKF而发生，可将其供给数据传送控制装置内部和SIE。
在本实施例中，如图3中的AI所示的那样，不实现(结束)PLL480M的自由振荡动作(时钟发生动作)之前，如A2所示的那样，实现(开始)PLL60M的自由振荡动作。接着，如A3所示的那样，在判定PLL60M的自由振荡动作稳定后，如图4所示的那样，将用于发生系统时钟SYCLK的时钟从CLKH(PLL480M)切换到CLKF(PLL60M)。
按照上述方式，如图3中的A4所示、在时钟切换时，保证稳定地输出来自PLL60M的时钟CLKF(参照A3)。接着，形成系统时钟SYCLK的发生源的时钟从时钟CLKH，切换到该稳定的时钟CLKF。因此，如图3中的A4所示、即使在进行时钟切换的情况下，仍可将平时稳定的系统时钟SYCLK，供给数据传送控制装置或SIE，可防止该数据传送控制装置或SIE发生误动作的情况。
还有，如果进行这样的时钟(PLL)的切换，如图3中的A1所示，不实现PLL480M的自由振荡动作，此后，PLL480M不动作，仅仅PLL60M动作。因此，可使PLL480M的消电量几乎为零，可大幅度降低数据传送控制装置整体的耗电量。
即，按照高速的HS模式，PLL480M动作，在来自PLL480M的CLKH中，发生SYCLK，按照低速FS模式，PLL480M的动作停止，在来自PLL60M的CLKF中，发生SYCLK。因此，在FS模式中，PLL480M不动作。在FS模式中，防止耗电量的浪费，可大幅度降低FS模式的耗电量。
比如，在本实施例的比较实例，可考虑下述的方案，其中在时钟发生电路中，设置PLL480M，在FS模式时，对来自该PLL480M的时钟进行分频处理，形成系统时钟SYCLK。
但是，在该比较实例中，由于同样在FS模式时，PLL480M进行动作，在FS模式，消电量浪费，不能够减小FS模式的耗电量。
与此相对，按照本实施例，在FS模式，PLL480M不动作，仅仅耗电量很少的PLL60M动作，与上述比较实例相比较，可进一步减小FS模式的耗电量。
1.3时钟切换时的系统时钟的掩蔽图4，图5表示用于说明时钟切换时(图3的时刻T4～T7)的本实施例的动作的具体的时序图。
如果在图4的时刻T4，PLLSEL为“1”，ENB60M为“1”，则不实现PLL60M的振荡动作。另外，如果在时刻T5，PLL60M的振荡动作从非稳定状态(斜线部分)，到稳定状态，在时刻T6，基于时钟RCLK的计数动作结束，如图4中的B1所示，在RCLK的顶缘，计数结束信号COVER为“1”。由此，如B2所示，信号STABLE480M从“1”，变为“0”。
接着，如图4中的B3所示的那样，在RCLK的下一顶缘，信号DCOVER为“1”。由此，如B4所示，信号STABLE60M从“0”，变为“1”。
然后，通过取这些信号STABLE480M，STABLE60M的逻辑和，象图4中的B5所示，在时钟的切换期间，发生形成“0”(第一电平)的信号SYCLKENB。另外，通过该信号SYCLKENB，掩蔽系统时钟SYCLK(取SYCLKENB与SYCLK的逻辑积)，如B6所示，SYCLK可仅仅在规定的期间TM设定在“0”(第一电平。也可为“1”)。
按照此方式，在本实施例中，在将用于形成系统时钟SYCLK的时钟从CLKH(PLL480M)，切换到CLKF(PLL60M)时，仅仅在期间TM，SYCLK设定为“0”。于是，通过从CLKH向CLKF的切换，形成不稳定的状态的时钟，作为SYCLK，不供给数据传送控制装置或SIE(后级的数据处理装置)。另外，即使在CLKH的相位与CLKF的相位错开的情况下，仍可良好地使这些相位接合。其结果是，可有效地防止SYCLK所发生的频率突增(glitch)(细胡须状的脉冲)等构成原因的数据传送装置或SIE误动作的情况。
还有，在本实施例中，系统时钟SYCLK设定为“0”的期间TM，根据PLL480M或PLL60M的时钟发生用的基准时钟RCLK(比如，12～24MHz)而设定。即，期间TM为图4中的B1，B3所示的RCLK的边缘间的间距(RCLK的单位时钟的长度)。因此，根据即使在时钟切换时，仍处于稳定的信号状态的基准时钟RCLK，可设定时钟的切换期间TM的长度。另外，在时钟切换时，CLKH或CLKF可确实采用信号SYCLKENB，进行掩蔽。
1.4频率突增(glitch)发生的防止在本实施例中，为了确实防止时钟切换时的频率突增的发生，采用下面描述的方式。
即，如图5中的CI所示，计数结束信号COVER为“1”，则寻求来自PLL480M的CLKH变为“0”的情况(等待变为“0”)。另外，以CLKH变为“0”(第一电平)为条件(在CLKH的底边)，如图5中的C2所示，将掩蔽信号SYCLKENB设定为“0”，将根据SYCLKENB与CLKH的逻辑积而发生的系统时钟SYCLK固定在“0”电平。
按照此方式，在系统时钟SYCLK如图5中的C3所示，从“1”变为“0”后，在从“0”变为“1”之前，可使SYCLK固定在“0”电平。即，通过SYCLKENB的“0”电平，将C4所示的CLKH的时钟脉冲进行掩蔽，可确实防止在SYCLK中，发生“1”的电平的频率突增。
还有，在上述实施例中，如图5中的C5所示，重叠计算(count over)信号COVER滞后RCLK的1个时钟的信号DCOVER为“1”，则寻求来自PLL60M的CLKF为“0”的情况(等待变为“0”)。另外，以CLKF变为“0”(第一电平)为条件(在CLKF的底边)，如图5中的C6所示，将掩蔽信号SYCLKENB设定为“1”，可根据SYCLKENB与CLKF的逻辑积而发生系统时钟SYCLK。
按照上述方式，系统时钟SYCLK，如图5中的C7所示，从“0”变为“1”之前，将信号SYCLKENB的“0”电平的掩蔽解除，CLKF可作为SYCLK输出。因此，可确实防止C8所示的SYCLK的时钟脉冲变细，造成频率突增。
如果按照上述方式采用本实施例，可确实防止在时钟的切换期间TM，产生频率突增。于是，可防止该频率突增造成的，数据传送控制装置，或SIE所包括的D双稳态电路保持误产生的数据的情况，可保证装置稳定的动作。
另外，象上述那样描述的图3，图4，图5中，给出了时钟从CLKH(PLL480M)，向CLKF(PLL60M)切换时的时刻波形实例，但是时钟从CLKF(PLL60M)，到CLKH(PLL480M)的切换也可按照与图3，图4，图5相同的时刻变形进行。
1.5时钟控制电路的具体动作图6，图7，图8表示用于说明图2的时钟控制电路450的具体动作的状态变化图。
在装置的电源接通后，在完全停止的状态等待时(状态S0)，如果信号SUSPENDM为“1”，则进行初始化处理(状态S1)。接着，在信号PLLSEL为“0”的场合，信号ENB480M为“1”(状态S2。图3中的T1)，实现PLL480M的自由振荡动作。
接着，开设基准时钟RCLK的计数动作(状态S3)，如果为重叠计算，则寻求来自PLL480M的时钟CLKH变为“0”的情况(状态S4)。然后，以时钟CLKH变为“0”为条件，将CLKH作为系统时钟输出(状态S5)，转换到通常动作状态S6。按照上述方式，如果以CLKH变为“0”为条件，将CLKH作为SYCLK输出，则可有效地防止在SYCLK中产生频率突增(glitch)。
在于状态S1，信号PLLSEL为“1”的场合，信号ENB60M为1(状态S7)，实现PLL60M的自由振荡动作。
接着，开始基准时钟RCLK的计算动作(状态S8)，如果为重叠计算(countover)，则寻求来自PLL60M的时钟CLKF变为“0”的情况(状态S9)。另外，以CLKF变为“0”为条件，将CLKF作为系统时钟SYCLK输出(状态S10)，转换到通常动作状态S6。
如果在通常动作状态S6，信号SUSPENDM变为“0”，则寻求系统时钟SYCLK变为“0”的情况(状态S11)，另外，如果SYCLK变为“0”，则停止SYCLK的输出(状态S12)，则将信号ENB480M，ENB60M设定为“0”(状态S13)，转换到完全停止状态S0。
另外，如果在通常动作状态S6，信号PLLSEL从“0”切换到“1”，则信号ENB60M设定为“1”(图7的状态S20)。于是，开始基准时钟RCLK的计算动作(状态S21)，如果为重叠计算(count over)，则寻求来自PLL480M的时钟动作CLKH变为“0”的情况(状态S22。图5的C1)。另外，如果CLKH为“0”，则采用掩蔽信号SYCLKENB，停止SYCLK的输出(状态S23。图5中的C2)。
接着，寻求来自PLL60M的时钟CLKF变为“0”的情况(状态S24。图5的C5)。另外，如果CLKF变为“0”，则将信号SYCLKENB设定为“1”(图5中的C6)，将CLKF作为系统时钟SYCLK输出(状态S25)，转移到图6所示的通常动作的状态S6。
如果象图7中的状态S22～S25那样，进行时钟切换，则在从CLKH向CLKF进行时钟切换时，可有效地防止系统时钟SYCLK发生频率突增。
如果在图6的通常动作状态S6，PLLSEL从“1”切换到“0”，则将信号ENB480M设定为“1”(图8的状态S30)。于是，开始基准时钟RCLK的计数动作(状态S31)，如果为重叠计算，则寻求来自PLL60M的时钟CLKF变为“0”的情况(状态S32)。另外，如果CLKF变为“0”，则采用掩蔽信号SYCLKENB，停止SYCLK的输出(状态S33)。
然后，寻求来自PLL480M的时钟CLKF变为“0”的情况(状态S34)。另外，如果CLKH变为“0”，则将信号SYCLKENB设定在“1”，将CLKH作为系统时钟SYCLK输出(状态S35)，转移到图6所示的正通动作的状态S6。
如果象图8中的S32～S35那样，进行时钟切换，则在从CLKF，向CLKH进行时钟切换时，可有效地防止系统时钟SYCLK发生频率突增。
1.6 PLL480M，PLL60M的具体实例图9表示PLL480M的具体的结构实例。
PLL480M包括相位比较器80，供给泵电路82，滤波电路84，VCO(压控振荡器)86，分频器88等。
在这里，相位比较器80对基准时钟RCLK(比如，12～24MHz)与来自分频器88的时钟DCLK4的相位进行比较，输出相位误差信号PUP、PDW(PUP指相位前进信号，PDW指相位滞后信号)。
供给泵电路82根据来自相位比较器80的PUP、PDW，进行供给泵动作。更具体地说，如果PUP为有源的，则进行对滤波电路84所包括的电容器进行充电的动作，如果PDW为有源的，则进行对电容器进行放电的动作。另外，将通过滤波电路84进行平滑处理的控制电压VC供给VCO86。
VCO86对应于控制电压VC，进行以可改变的方式对其振荡频率进行控制的振荡动作，发生480MHz的时钟QCLK0～4。比如，如果控制电压VC增加，则振荡频率也增加，如果控制电压VC降低，则振荡频率也降低。
由VCO86发生的时钟QCLK0～4通过缓冲器BF00～04、BF10～14，作为CLK0～4，向外部输出。另外，BF20～23为用于与BF24的负载保持一致的虚(dummy)的缓冲器。
分频器88通过缓冲器BF04，BF24，对从VCO86输入的时钟QCLK4进行分频处理(1/N)，将分频后的时钟DCLK4输出给相位比较器80。
按照图9方案的PLL480M，则可发生其相位与基准时钟RCLK同步的高频的480MHz的时钟CLK4。另外，已发生的时钟CLK4通过图中未显示出的分频器进行分频处理，作为60MHz的CLKH，输出给图2的时钟控制电路450。
图10表示图9的VCO86的结构实例。
该VCO86包括与5级(从广义上说，为奇数级)的串联的差动输出比较器DCP0～4(倒相电路)，各DCP0～4的差动输出端子Q，XQ，输入给单端输出比较器SCP0～4的差动输入端子。另外，SCP0～4的输出变为VCO86的输出时钟QCLK0～4。另外，如果控制电压VC变化，则流过差动输出比较器DCP0～4的电流源的电流变化，振荡频率变化。
图11表示PLL60M的具体结构实例。
该PLL60M包括分频器89，相位比较器90，供给泵电路92，滤波电路94，VCO96，分频器97，98等。
在这里，相位比较器90对来自分频器89的时钟DRCLK(对基准时钟RCLK进行分频处理后的时钟)和来自分频器98的时钟DCLKF的相位进行比较，输出相位误差信号PUP，PDW。
供给泵电路92根据来自相位比较器90的PUP，PDW，进行供给泵动作。更具体地说，如果PUP是有源的，则进行对滤波电路94所包括的电容器充电的动作，如果PDW是有源的，则进行对电容器放电的动作。另外，将通过滤波电路94 进行平滑处理的控制电压VC供给VCO96。
VCO96根据控制电压VC，进行以可变方式对其振荡频率进行控制的振荡动作，发生120MHz的时钟QCLK。
分频器97对从VCO96输入的时钟QCLK进行分频处理(1/2)，将分频处理后的60MHz的时钟CLKF输出给图2的时钟控制电路450。
分频器98对从分频器97输入的时钟QCLKF进行分频处理(1/N)，将分频处理后的时钟DCLKF输出给相位比较器90。
按照图11的结构的PLL60M，发生其相位与基准时钟RCLK同步的60MHz的时钟CLKF，可将其输出给图2的时钟控制电路450。
图12表示图11的VCO96的结构实例。
该VCO96包括与3级的串联差动输出比较器DCP10～12(倒相电路)。另外，最后一级的差动输出比较器DCP12的差动输出XQ，Q输入到单端输出比较器SCP10的差动输入端子，SCP10的输出变为VCO96的输出时钟QCLK连接。如果控制电压VC变化，则流过差动输出比较器DCP10～12的电流源的电流变化，振荡频率改变。
图13A表示图10，图12的VCO所包括的差动输出比较器(差动放大器)的结构实例。该差动输出比较器包括N型晶体管NT1，NT2，其中差动输入端子I，XI与栅极电极连接，差动输出端子XQ，Q与漏极连接；P型晶体管PT1，PT2，其中差动输出端子Q与栅极连接，差动输出端子XQ，Q与漏极连接；N型晶体管NT3(电流源)，其中控制电压VC与栅极连接。
另外，在图12的VCO96(120MHz振荡)中，差动输出比较器DCP10～12，或单端输出比较器SCP10所包括的晶体管的大小等适合用于120MHz(60MHz)的振荡。因此，与图10的VCO86(480MHz振荡)相比较，图12的VCO96的耗电量进一步减小。由此，包括图10的VCO86的PLL480M的消耗电流相对比如，约为33mA的，非常大的值的情况，包括图12的VCO96的PLL60M的消耗电流比如，为1.5mA的，非常小的值。
因此，在于HS模式时采用PLL480M发生时钟，在FS模式时，停止PLL480M的动作，如果仅仅采用PLL60M发生时钟，则可使PLL的消耗电流比如，约为1/22倍，使数据传送控制装置实现节电。
此外，对于图9、图11的PLL480M、PLL60M，也可采用不设置供给泵电路82、92的方案。另外，还可设置电流控制的振荡装置，以代替VCO86、96。
还有，包含在VCO86、96中的倒相电路不限于图13所示的差动输出比较器，可按照各种变换形式实施。比如，在图13B所示的倒相电路中，P型晶体管PT4、PT5，N型晶体管T4、NT5串联。另外，流过这些晶体管的电流通过与PT4、NT5的栅极连接的控制电压VCQ、VC控制，以可改变的方式对振荡频率进行控制。
1.7时钟的切换时刻下面对USB2.0的时钟的适合切换时刻进行描述。
图14为本实施例的数据传送控制装置(电子设备)与总线连接时(接入设备)的时序图的实例。
在接入设备时，本实施例的数据传送控制装置按照HS模式开始动作。由此，信号PLLSEL设定为“0”(选择PLL480M)。另外，信号XCVRSEL(在为“0”时，HS无线电收发机有效，在为“1”时，FS无线电收发机有效的信号)，信号TERMSEL(在为“0”时，HS终端有效，在为“1”时，FS终端(termination)有效的信号)均设定为“0”。
如果图14的时刻T0，判定VBUS是有效的，则在时刻T1，把SIE认定(assert)为信号RESET，并且取消信号SUSPENDM。另外，在接入设备时，由于将PLLSEL设定为“0”，选择PLL480M，故在时刻T1，实现PLL480M的自由振荡动作。
接着，在时刻T2，取消信号RESET，在时刻T3，可输出PLL480M保持稳定的时钟CLKH。另外，将根据该CLKH而发生的系统时钟SYCLK供给SIE。
然后，在时刻T4，信号XCVRSEL，TERMSEL为“1”，FS无线电收发机和FS终端(termination)有效。接着，在时刻T5，从后级的的端口，发出复位信号(reset)(SEO)，开始HS检测的同步交换。
图15为本实施例的数据传送控制装置与不支持HS模式的端口连接的场合的，HS检测同步交换的时序图的实例。
在图15的时刻T0，开始HS检测同步交换。另外，在时刻T1，信号XCVRSEL为“0”，HS无线电收发机是有效的。然后，开始线性调频脉冲(K)的发送。另外，在该线性调频脉冲(K)发送时，不实现位填充(BS)处理和NRZI处理，输出由“0”隐埋数据。
在时刻T2，结束线性调频脉冲(K)的发送。另外，后级的端口支持HS模式的场合，从时刻T3起，开始线性调频脉冲(K)的发送。但是，在时刻T4，由于未检测线性调频脉冲，故在该时刻，本实施例的数据传送控制装置返回到FS模式，等待复位(reset)程序结束。另外，在时刻T6，复位(reset)程序结束，在时刻T4，转换到FS模式的通常动作。
按照此方式，如果处于时刻T4，则传送模式确定为FS模式。另外，由于在时刻T4和T6之间，处于FS模式的复位(reset)状态，故也不发送接收信息包。于是，在本实施例中，如图15所示，在时刻T4和T6之间的时刻T5，SIE将信号PLLSEL设定为“1”，不进行PLL480M的自由振荡动作，并且实现PLL60M的自由振荡动作。于是，进行图3所述的时钟切换，形成系统时钟SYCLK的发生元的时钟从PLL480M的时钟CLKH，切换到PLL60M的时钟CLKF。
按照此方式，在本实施例中，在于来自PLL480M的时钟CLKH动作的状态，检测与总线连接的端口是否支持HS模式(第一传送模式)。
另外，在检测到与总线连接的端口不支持HS模式的场合，根据来自SIE(后级的数据处理装置)的信号PLLSEL(选择信号)，不执行PLL480M的自由振荡动作。由此，在此以后，按照来自PLL60M的时钟CLKF，数据传送控制装置和SIE可动作。接着，由于不执行PLL480M的自由振荡动作，故可防止在该PLL480M中，消电量的浪费，使数据传送控制装置节电。
另外，作为时钟从PLL60M的CLKF，切换到PLL480M的CLKH的场合，可将其视为下述场合，在该场合，在按照FS模式动作的状态，将本实施例的数据传送控制装置与总线脱开，此后，将上述装置与连接有HS模式的端口的总线连接。
2.电子设备下面对包括本实施例的数据传送控制装置的电子设备的实例进行描述。
比如，图16A表示作为电子设备的打印机的内部方框图，图17A表示其外观图。CPU(微型计算机)510进行系统整体的控制等处理。操作部511是用户对打印机进行操作用的部分。在ROM516中，存储有控制程序、字体(font)等，RAM517用作CPU510的工作区域。DMAC518为不通过CPU510进行数据传送用的DMA控制器。显示面板519是用于使用户了解打印机的动作状态的部分。
通过USB，从个人计算机等的其它装置传送来的串行的打印数据，通过数据传送控制装置500，转换为并行的打印数据。另外，转换后的并行打印数据通过CPU510或DMA518，发送给打印处理部(打印机)512。此外，在打印处理部512，对并行打印数据，进行规定的处理，由打印头等形成的打印部(进行数据的输出处理的装置)514，对纸进行打印，实现输出。
图16B表示电子设备中的一个的扫描仪的内部方框图，图17B表示其外观图。CPU520进行系统整体的控制等处理。操作部521是用户对扫描仪进行操作的部分。在ROM526中，存储控制程序等，RAM527用作CPU520的工作区域。DMAC528为DMA控制器。
通过由光源，光电转换器等形成的图象读取部(进行数据的获取处理的装置)522，读取原稿的图象，经读取的图象的数据通过图象处理部(扫描仪)524处理。接着，处理后的图象数据通过CPU520，或DMAC528，发送给数据传送控制装置500。数据传送控制装置500将该并行的图象数据，转换为串行数据，通过USB，发送给个人计算机等的其它装置。
图16C表示电子设备中的一个的CD-RW驱动器的内部方框图，图17C表示其外观图。CPU530进行系统整体的控制等的处理。操作部531是用户对CD-RW进行操作用的部分。在ROM536中，存储控制程序等，RAM537用作CPU530的工作区域。DMAC538为DMA控制器。
通过由激光器、马达、光线系统等形成的读取写入部(进行数据的获取处理的装置或数据的存储处理用的装置)533，从CD-RW532读取的数据输入到信号处理部534中，进行错误订正处理等的规定信号处理。接着，进行了信号处理的数据通过CPU530或DMAC538，传送给数据传送控制装置500。该数据传送控制装置500将该并行的数据转换为串行数据，通过USB，发送给个人计算机等的其它装置。
通过USB，从其它的装置传送来的串行的数据通过该数据传送控制装置500，转换为并行的数据。另外，该并行的数据通过CPU530或DMAC538，传送给信号处理部534。接着，在该信号处理部534，对该并行数据进行规定的信号处理，通过读取和写入部533，将其存储于CD-RW532中。
还有，在图16A、图16B、图16C中，除了CPU510、520、530以外，还可单独设置数据传送控制装置500中的数据传送控制用的CPU。
如果本实施例的数据传送控制装置用于电子设备，则可进行USB2.0的HS模式的数据传送。于是，在用户通过个人计算机，进行打印输出指示时，在时间滞后很少的情况下，完成打印。另外，在扫描仪的图象获取指示后，用户可在很少时间滞后的情况下，看到读取图象。此外，可高速地进行来自CD-RW的数据的读取，CD-RW的数据的写入。
再有，如果本实施例的数据传送控制装置用于电子设备，则按照与和总线连接的其它电子设备的传送模式(HS模式、FS模式)相对应的适合的时钟，可使数据传送控制装置，或电子设备动作。由此，实现电子设备的省电。此外，由于可防止在时钟切换时，产生动作不良的情况，可提高电子设备的动作稳定性、可靠性。
此外，作为可采用本实施例的数据传送控制装置的电子设备，除了上述装置以外，还可考虑比如，各种光盘驱动器(CD-ROM、DVD)，光磁盘驱动器(MO)、硬盘驱动器，TV、VTR、摄像机，音响设备，电话机，投影机，个人计算机，电子笔记本，文字处理器等的各种装置。
另外，本发明不限于本实施例，可在本发明的主要内容的范围内，按照各种变换方式实施。
比如，本发明的数据传送控制装置的结构不限于图1所示的结构。
此外，时钟发生装置，时钟控制装置的结构，动作也不限于图2～7所描述的类型，其可按照各种变形方式实施。
还有，第一，第二PLL(PLL480M、PLL60M)的结构也不限于图9～13B所描述的形式。比如，也可在第一、第二PLL之间，共同采用第一、第二PLL的振荡装置(VCO86、96)以外的时钟(相位比较装置、供给泵装置、滤波装置或分频装置等)的一部分或全部。按照此方式，可使包括第一、第二PLL的时钟发生装置的规模减小。
再有，本发明特别是最好用于USB2.0的数据传送，但是并不限制于此场合，比如，本发明还可适合于比如，基于与USB2.0相同构思的标准，或对USB2.0进行了发展了的标准的数据传送。
权利要求
1.一种数据传送控制装置，该数据传送控制装置用于通过总线进行数据传送，其特征在于其包括时钟发生装置，该时钟发生装置发生包括第一，第二时钟的多个时钟；时钟控制装置，该时钟控制装置对通过上述时钟发生装置中的时钟发生进行控制，根据通过上述时钟发生装置发生的时钟，发生数据传送控制装置和后级的数据处理装置中的至少一个所采用的系统时钟；上述时钟控制装置在不执行上述时钟发生装置的第一时钟的发生动作之前，实现上述时钟发生装置的第二时钟的发生动作，在判定第二时钟发生动作稳定后，将用于发生系统时钟的时钟，从第一时钟切换到第二时钟。
2.根据权利要求1所述的数据传送控制装置，其特征在于上述时钟发生装置包括用于发生第一时钟的第一PLL以及用于发生第二时钟的第二PLL；上述时钟控制装置在不执行上述第一PLL的自由振荡行动作之前，实现上述第二PLL的自由振荡动作，在判定上述第二PLL的自由振荡动作稳定后，将用于发生系统时钟的时钟，从第一时钟切换到第二时钟。
3.根据权利要求1所述的数据传送控制装置，其特征在于上述时钟控制装置在将用于发生系统时钟的时钟，从第一时钟切换到第二时钟时，仅仅在规定期间，将系统时钟设定在第一电平。
4.根据权利要求3所述的数据传送控制装置，其特征在于将系统时钟设定在第一电平的上述规定期间，根据上述时钟发生装置中的时钟发生用的基准时钟设定。
5.根据权利要求1所述的数据传送控制装置，其特征在于上述时钟控制装置以第一时钟变为第一电平为条件，将根据第一时钟而发生的系统时钟设定在第一电平，以第二时钟变为第一电平为条件，根据第二时钟，发生系统时钟。
6.一种数据传送控制装置，该数据传送控制装置用于通过总线，进行数据传送，其特征在于该装置包括时钟发生装置，该时钟发生装置发生包括第一，第二时钟的多个时钟；时钟控制装置，该时钟控制装置对上述时钟发生装置中的时钟发生进行控制，根据通过上述时钟发生装置发生的时钟，发生数据传送控制装置和后级的数据处理装置中的至少一个所采用的系统时钟；上述时钟控制装置在将用于发生系统时钟的时钟从第一时钟切换到第二时钟时，仅仅在规定期间，将系统时钟设定在第一电平。
7.根据权利要求6所述的数据传送控制装置，其特征在于将系统时钟设定在第一电平的上述规定的期间，根据上述时钟发生装置中的时钟发生用的基准时钟设定。
8.一种数据传送控制装置，该数据传送控制装置用于通过总线，进行数据传送，其特征在于该装置包括时钟发生装置，该时钟发生装置发生包括第一，第二时钟的多个时钟；时钟控制装置，该时钟控制装置对上述时钟发生装置中的时钟发生进行控制，根据通过上述时钟发生装置发生的时钟，发生数据传送控制装置和后级的数据处理装置中的至少一个所采用的系统时钟；上述时钟控制装置以第一时钟变为第一电平为条件，将根据第一时钟而发生的系统时钟设定在第一电平，以第二时钟变为第一电平为条件，根据第二时钟，发生系统时钟。
9.一种数据传送控制装置，该数据传送控制装置用于采用高速的第一传送模式，或低速的第二传送模式，借助总线，进行数据传送，其特征在于该装置包括时钟发生装置，该时钟发生装置包括发生第一时钟的第一PLL和发生第二时钟的第二PLL；时钟控制装置，该时钟控制装置对上述时钟发生装置所包括的第一，第二PLL进行控制；上述时钟控制装置在传送模式从上述高速的第一传送模式，切换到上述低速的第二传送模式的场合，不执行发生上述第一传送模式用的第一时钟的第一PLL的自由振荡动作。
10.根据权利要求9所述的数据传送控制装置，其特征在于在按照通过上述第一PLL发生的第一时钟动作的状态，对与总线连接的端口是否支持第一传送模式进行检测，在检测到不支持第一传送模式的场合，根据来自后级的数据处理装置的选择信号，不执行上述第一PLL的自由振荡动作。
11.根据权利要求9所述的数据传送控制装置，其特征在于上述时钟控制装置在不执行上述第一的自由振荡动作之前，实现上述第二PLL的自由振荡动作，在判定上述第二PLL的自由振荡动作保持稳定后，不执行上述第一PLL的自由振荡动作。
12.根据权利要求1所述的数据传送控制装置，其特征在于进行符合USB(通用串行总线)的标准的数据传送。
13.根据权利要求6所述的数据传送控制装置，其特征在于进行符合USB(通用串行总线)的标准的数据传送。
14.根据权利要求8所述的数据传送控制装置，其特征在于进行符合USB(通用串行总线)的标准的数据传送。
15.根据权利要求9所述的数据传送控制装置，其特征在于进行符合USB(通用串行总线)的标准的数据传送。
16.根据权利要求1～15中的任何一项所述的数据传送控制装置，其特征在于其包括进行通过上述数据传送控制和上述总线传送的数据的输出处理，获取处理，或存储处理的装置。
全文摘要
本发明的目的在于提供可在不产生动作不良的情况下,动态地对待发生的时钟的频率进行切换的数据传送控制装置,以及电子设备。该数据传送控制装置包括时钟发生电路(440),该时钟发生电路发生时钟(CLKH,CLKF)对时钟发生电路(440)进行控制;时钟控制电路(450),该时钟控制电路(450)根据上述时钟(CLKH,CLKF),发生系统时钟(SYCLK)。在不执行发生时钟(CLKH)的PLL480M的自由振荡动作之前,实现发生时钟(CLKF)的PLL60M的自由振荡动作,在PLL60M的自由振荡动作稳定后,将系统时钟(SYCLK)的发生元从时钟(CLKH),切换到时钟(CLKF)。以时钟(CLKH)变为“0”为条件,仅仅在规定期间将系统时钟(SYCLK)设定在“0”,以时钟(CLKF)变为“0”为条件,根据时钟(CLKF),发生系统时钟(SYCLK)。在从USB2.0的HS,向FS模式切换时,不执行PLL480M的动作,实现节电。
文档编号G06F1/04GK1363891SQ0114484
公开日2002年8月14日 申请日期2001年10月31日 优先权日2000年10月31日
发明者神原义幸 申请人:精工爱普生株式会社