，本发明还可以具有其他实施方式。
[0040]目前半导体器件的制备方法如图la-lg所示，其中，首先提供第一基底101，所述第一基底中形成有各种CMOS器件以及MEMS元器件，所述第一基底101中还形成有嵌于介电层中的金属互联结构102,其中所述金属互联结构102用于将所述CMOS器件以及MEMS兀器件形成电连接，在所述金属互联结构上形成第二基底103和第一隔离层104，如图la所
/j、l Ο
[0041]然后图案化所述金属互联结构102上方的所述介电层、第二基底103和第一隔离层104，形成开口 10露出所述金属互联结构102，如图lb所示。
[0042]接着沉积第二隔尚层105,以部分填充所述开口 10,并覆盖所述第一隔尚层104,如图lc所示。由于所述硬脂酸四乙氧基硅烷(SATE0S)具有良好的覆盖和隔离性能，在该步骤中第二隔离层105选用硬脂酸四乙氧基硅烷(SATE0S)，但是由于所述硬脂酸四乙氧基硅烷(SATE0S)的密度较小，材质松散(loose)，其应力并不稳定，为了使所述硬脂酸四乙氧基硅烷(SATEOS)更加稳定，需要致密化所述硬脂酸四乙氧基硅烷(SATE0S)层，例如通过退火步骤，但是对于具有深沟槽的图案化的晶圆，所述硬脂酸四乙氧基硅烷(SATEOS)层容易发生碎裂，如图1d所示。
[0043]然后执行全面蚀刻，以去除所述开口 10底部以及所述第一隔离层104上方的所述弟—隔尚层105,如图le所7JK，最后在所述开口 10中填充导电材料106,如图1f所不，最后平坦化所述导电材料106至所述第一隔离层104，以形成通孔1061，如图lg所示。
[0044]如上所述在该制备方法中，所述硬脂酸四乙氧基硅烷(SATEOS)的碎裂脱落，造成器件性能失效。
[0045]实施例1
[0046]本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，下面结合附图2a_2h对所述方法做进一步的说明。
[0047]首先，执行步骤201提供第一基底201，在所述第一基底上形成元器件。
[0048]具体地，如图2a所示，其中所述第一基底201至少包括半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
[0049]所述元器件包括CMOS器件，所述CMOS器件可以包括本领常见的各种各样器件，并不局限于某一种。
[0050]可选地，在所述第一基底中还形成有MEMS器件，所述MEMS器件位于所述CMOS器件的上方，其中所述MEMS器件可以包括压力传感器和/或惯性传感器。
[0051]其中，所述第一基底上除了形成惯性传感器以及各种有源器件以外，还可以形成其他无源器件等，并不局限于上述示例，在此不再列举。
[0052]执行步骤202，在形成所述各种元器件之后，在所述元器件上方形成金属互联结构202。
[0053]具体地，如图2a所示，所述形成金属互联结构202用于电连接位于基底中的元器件以及在后续步骤中形成的MEMS器件。
[0054]所述形成金属互联结构202的方法可以选用类似双镶嵌的工艺方法:首先沉积第一介电层，所述第一介电层可以选用氧化物。然后图案化所述第一介电层以形成若干相互间隔的沟槽，然后在所述沟槽中填充金属材料，以形成底部金属层，其中，部分所述底部金属层可以用作压力传感器的底部电极，部分底部金属层则作为金属互联结构202中的金属层。
[0055]可选地，在所述元器件上方形成通孔和金属交替设置的金属互连结构，其中，所述金属互联结构202中位于顶部金属层的为顶部金属层，所述金属层和所述通孔的数目并不局限于某一数值范围，可以根据实际需要进行设置。
[0056]在形成所述金属互联结构之后还可以进一步沉积第二介电层，以覆盖所述金属互联结构202和第一介电层。
[0057]可选地，所述第二介电层中还可以形成有牺牲材料层，位于所述底部电极的上方，以在去除所述牺牲材料层之后在所述底部电极上方形成压力传感器空腔，在此不再赘述。
[0058]执行步骤203，在所述第二介电层上形成第二基底203和第一隔离层204。
[0059]具体地，如图2a所示，其中所述第二基底203为MEMS衬底，例如选用硅、SiGe等材料，以形成所述MEMS衬底，所述MEMS衬底可以作为覆盖层，以覆盖所述第一基底，并和第一基底接合为一体。
[0060]接着在所述第二基底203上形成第一隔离层204，其中所述第一隔离层204的厚度为8-12K埃，可选为10K埃，相对于现有技术，所述第一隔离层204的厚度大大增加，增加所述第一隔离层204的厚度是为了更好地释放所述第二隔离层在图案化以及退火过程中的应力，以防止所述第二隔离层碎裂或者脱落。
[0061]其中，所述第一隔离层204可以选用氧化物层,可选地，所述第一隔离层204选用等离子增强氧化物层(ΡΕ0Χ)，但是并不局限于所述物质。
[0062]执行步骤204，图案化所述第一隔离层204、所述第二基底203和所述第二介电层，以形成开口 20，露出所述金属互联结构202。
[0063]具体地，如图2b所示，在该步骤中形成所述开口 20以露出所述金属互联结构202，在后续的步骤中形成电连接。
[0064]形成所述开口 20的方法可以包括:在所述第一隔离层204上形成图案化的掩膜层，例如光刻胶层，所述掩膜层中形成有开口图案，然后以所述掩膜层为掩膜蚀刻所述第一隔离层204、所述第二基底203和所述第二介电层，以将所述图案转移至所述第一隔离层204、所述第二基底203和所述第二介电层中，形成开口 20。
[0065]可选地，所述开口 20的关键尺寸并不局限于某一数值范围。
[0066]在该步骤中可以选用深反应离子蚀刻，以得到具有较大深宽比的开口，但是并不局限于该实例。
[0067]其中，所述开口 20位于所述金属互联结构202的上方，在形成通孔开口 204之后，可以露出所述金属互联结构202中的顶部金属层，以在后续的工艺中形成电连接。
[0068]执行步骤205,沉积第二隔尚层205,以部分填充所述开口 20并覆盖所述第一隔尚层 204。
[0069]具体地，如图2c所示，在该步骤中沉积第二隔离层205以在所述开口 20的侧壁和底部形成厚度为8-12K埃的第二隔离层205，可选地，所述第二隔离层205的厚度为10K埃，以部分填充所述开口 20。
[0070]进一步，在该步骤中，同时在所述第一隔离层204上沉积与所述第一隔离层204相同厚度的第二隔离层205。
[0071]其中，所述第二隔离层205选用硬脂酸四乙氧基硅烷(SATEOS)，所述第二隔离层205的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
[0072]执行步骤206，去除所述第一隔离层204上的部分所述第二隔离层205，以降低所述第二隔离层205的应力。
[0073]具体地，如图2d所示，在该步骤中去除所述第一隔离层204上的部分所述第二隔离层205，以减小所述第二隔离层205的厚度，降低所述第二隔离层205的应力，以防止在后续的步骤中发生脱落或者碎裂。
[0074]在该步骤中，可选地将所述第二隔离层205的厚度降至6K埃以下。
[0075]可选地，在该步骤中选用平坦化的方法去除部分所述第二隔离层205，例如可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
[0076]执行步骤207，执行退火步骤，以致密化所述第二隔离层205。
[0077]具体地，如图2e所示，在该步骤中将底部晶圆置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，例如在氮气或惰性气体的氛围中进行加热，所述热退火步骤的温度为800-1200°C，所述热退火步骤时间为l-200s。
[0078]具体地，可以选用以下几种方式中的一种:脉冲激光快速退火、脉冲电子束快速退火