专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及半导体器件测试技术，特别涉及用于测试作为半导体集成电路建立的存储器的内置自测试(BIST)。
背景技术：
日本未审专利公报No.平11(1999)-329000介绍了具有BIST电路的半导体集成电路，通过指令定序器和内部时钟产生电路可以高速地处理。该基于定序器的BIST技术受到测试序列的可获得的数量和类型的限制，因此不覆盖各种测试序列。
日本未审专利公报No.平11(1998)-162600介绍了一种具有内置BIST电路的半导体存储器，该内置BIST电路包括测试时钟发生器、地址计数器和定序器。当采用PLL电路作为测试时钟发生器时，提高了这个内置BIST电路的电路规模。这是因为PLL电路需要电压控制振荡器和D/A转换器，因此需要电压控制电流源和附加电路。
此外，如果使用用于半导体存储器如DRAM的数据保存测试，用于数据保存测试的等待时间可能消除了高速测试器的可用性。然而，在公知技术中，使用低速测试器也是极其不希望的。
因此，需要一种具有BIST电路的半导体器件和方法，提供可接受的测试时间而基本上不需要增加电路面积。
发明内容
本发明提供一种包括自测试单元如BIST电路的半导体集成电路，减少了由增加自测试电路所需的电路规模的任何增加。
根据本发明的半导体集成电路可包括存储器(5)，该存储器包括通过规定存储体地址、X地址和Y地址可访问的多个存储体，并且可包括测试存储器的自测器(3)。存储体可包括设置成矩阵的多个动态型存储单元，包括存储体的半导体集成电路可以构成为例如同步DRAM。自测器可具有用于产生访问地址以测试存储器的多个模式。用于产生访问地址的多个模式在更新X地址、Y地址和存储体地址的方式上可以不同。因此自测器可包括容纳多个寻址模式的地址计数器(35)。为测试提供的多个寻址模式允许基于BIST的测试功能的扩展。
用于产生访问地址的多个模式可以选自在X地址的一周之后更新存储体地址的单一存储体X扫描、在Y地址的一周之后更新存储体地址的单一存储体Y扫描、和/或在存储体地址的一周之后更新X地址的多存储体X扫描。
自测器可包括对应多个测试模式的多个测试定序器(31)。多个测试定序器是可选择的。通过提供多个测试定序器，其中每个测试定序器对应一个测试模式，与需要存储器来储存程序的程序控制、通用定序器相比，可以减小半导体集成电路的面积。简言之，进一步简化了根据被选测试添加和删除各个定序器，由此对于通过使用本发明的半导体集成电路，可以进行定制，并减少额外开销。
根据本发明的半导体集成电路可附加地包括写数据产生电路(36)，它使用具有反馈回路的移位寄存器而在多个模式中产生用于测试的写数据。更具体地说，写数据产生电路可包括移位寄存器(QW0-QW3)；第一反馈回路(61)，通过该第一反馈回路(61)，移位寄存器的输出侧开始存储级(QW0)的输出可以反馈到输出侧结束存储级(QW3)的输入；第一选择器(62)，它可选择地将输出侧开始存储级的输出反馈到开始存储级的输入端；和第二选择器(64)，它可以在输出侧开始存储级的输出和输入之间选择。由于写数据产生电路使用具有反馈回路的移位寄存器，而不是像典型ALPG(算法模式发生器)中那样，通过装载ROM中储存的控制数据选择地产生给定模式的通用模式产生电路，因此可以在相对小的逻辑规模上产生多个写数据类型。
时钟发生电路(32)可产生用于存储器的测试用的时钟信号(CKIN)。时钟发生电路可包括能改变振荡回路的门级数量的环形振荡器(70)、对环形振荡器的输出进行频率分割的可变分频器(71-73)和振荡频率控制电路，该振荡频率控制电路在可变分频器的预定输出和外部时钟信号之间的比较的基础上控制振荡回路的门级数量。外部时钟信号(CKEX)可以是相对低频率的时钟信号，如由低速测试器支持的工作频率。如果用作测试时钟信号的时钟信号的分频比小于输入到比较器(74)中的时钟信号(CKC)的分频比，则可以使测试时钟信号(CKIN)的频率高于测试器的低速时钟信号(CKEX)。此外，由于使用能改变振荡回路的门级数量的环形振荡器(70)以产生所希望的频率，而不是使用PLL电路，因此可以以频率同步精度的低成本大大减小电路规模，由此允许减小芯片面积。
环形振荡器可包括门级数量不同的多个可选振荡回路。振荡频率控制电路可包括频率比较器74和计数器75，其中频率比较器74将可变分频器的预定输出与外部时钟信号的频率相比较，计数器75根据频率比较器的比较结果增加或减少计数值。计数器的计数值可用于选择环形振荡器的振荡回路，由此使可变分频器的预定输出与外部时钟信号的频率匹配。
因此，本发明提供一种具有BIST电路的半导体器件和方法，提供可接受的测试时间而基本上不需要增加电路面积。
下面将参照本发明的附图及其各相关元件详细介绍本发明的各个特征，其中相同的参考标记表示相同的元件，其中图1是表示BIST电路的方框图；图2是表示同步DRAM(SDRAM)的方框图；图3是表示在SDRAM中包含的存储器内核的方框图；图4是表示地址计数器的方框图；图5表示由地址计数器进行的寻址模式；图6是表示地址计数器在SB-XSCAN中的工作时序、在SB-YSCAN中的工作时序和在MB-XSCAN中的工作时序的时序图；图7是表示测试定序器的方框图；图8是表示起动器定序器的状态和三态缓冲器的状态的时序图；图9是起动器定序器的状态过渡图；图10是表示起动器定序器的状态机的逻辑构造的逻辑电路图；图11是表示状态机的用于2位即QS0和QS1的解码部件的逻辑电路图；图12表示SB-Write/Read(写/读)的时序序列图；图13是表示与SB-WRITE/READ相关的子定序器状态转变的示意图；图14是表示子定序器的通用定时器的状态转变的示意图；图15是表示通用定时器的逻辑构造的逻辑电路图；图16是表示子定序器的状态机的逻辑构造的逻辑电路图；图17表示状态机的用于3位即QC0、QC1和QC2的解码部件；图18表示由测试定序器实现的定时序列；
图19是表示测试定序器的定时产生操作的时序图；图20是表示写数据产生电路的逻辑电路图；图21表示写数据产生电路等效电路的工作模式；图22表示由写数据产生电路产生的写数据；图23是表示时钟发生电路的方框图；图24是表示环形振荡器的逻辑电路图；图25是表示频率比较器的逻辑电路图；图26是表示频率比较器的工作波形的时序图；图27是表示时钟发生电路的时钟产生操作定时的时序图；和图28表示SDRAM的测试流程的示意图。
具体实施例方式
应该理解本发明的附图和文字说明已经被简化了，以便表示用于清楚理解本发明的相关的元件，而为了清楚起见，省略了在传统半导体器件和方法中存在的很多其它元件。本领域技术人员可以认识到为了实施，本发明，其它元件是所希望的和/或需要的。但是由于这些元件在本领域是公知的，并且由于它们不便于更好地理解本发明，因此这里对这些元件不进行说明。本文公开涉及对这里公开的应用、网络、系统和方法的所有这种改变和修改，这对本领域技术人员来说是公知的或显而易见的。
图2示出了同步DRAM(SDRAM)。通过公知的半导体集成电路制造技术将SDRAM 1形成在半导体基板如单晶硅上。同步DRAM 1可包括芯片接口电路2、作为自测器的BIST电路3、选择器4和存储器，如存储器内核5。可以给芯片接口电路2输送地址信号和存储器访问控制信号。当由存储器访问控制信号启动测试启动信号EN时，由BIST电路3进行测试操作。然后选择器4选择将要在BIST电路3中产生的测试地址和测试控制信号，并将它们输送到存储器内核5。如果由测试地址和测试控制信号在存储器内核5上执行的测试操作产生错误，则产生故障信号FAIL。当禁止测试启动信号EN时，选择器4将地址信号和存储器访问控制信号经芯片接口电路2输送给存储器内核5。由此，存储器内核5工作。
图3示出了存储器内核5。存储器内核5可例如包括四个存储体，BNK0-BNK3。存储体NK0-BNK3中每一具可包括排列成矩阵的动态类型的存储单元，用于选择存储单元的端子可连接到字线。数据输入-输出端子可连接到位线。位线可与读出放大器系列(SA)10和列选择开关系列(CSW)11连接。读出放大器系列10可读出和放大被读到位线中的存储信息。
产生用于选择存储体的存储体地址信号BA、用于规定存储体中X地址(行地址)和列地址(Y地址)的X、Y地址信号Ai。行地址信号输送给行地址缓冲器(RAB)12和用于选择字线的行解码器(RDE)13。列地址信号输送给列地址缓冲器(CAB)14和输送给列解码器(CDEC)15，用于选择列选择开关系列11。由列解码器15选择的位线可通过数据控制电路(DCNT)17与锁存电路(DLAT)18导通。从存储体读取并被锁存到锁存电路18中的数据可以从数据输入-输出缓冲器(D10)19输出DQ。输送到数据输入-输出缓冲器19的写数据DI可以被锁存到锁存电路18中并输送给存储体。
指令解码器(CDEC)20、指令逻辑(CLOG)21和模式寄存器(MREG)22可控制存储器内核5的操作。指令解码器20可包括接收访问控制信号/RAS、/CAS和/WE，这些信号一般用在DRAM中。X、Y地址信号Ai一部分可输送给指令解码器20做为访问指令。指令解码器20可产生对应/RAS、/CAS和/WE信号的电平的组合的指令解码信号和对应指令逻辑21的访问指令。指令逻辑21可控制内部电路如行地址解码器和读出放大器系列的操作定时。用于定时控制的内部时钟信号/CKIN可由时钟发生器(CPG)24产生。数据输出定时可以与延迟锁定回路电路(DLL)25同步，而延迟锁定回路电路(DLL)25与时钟信号/CKIN同步。在行地址解码器12中还可包括刷新电路。
图1示出了BIST电路3。BIST电路3可包括，例如BIST控制电路30、多个测试定序器31、时钟发生电路32和模式产生电路33。模式产生电路33可包括例如地址计数器35、写数据产生电路36、扰频器37、多路复用器(MUX)38和指令编码器39。
芯片接口电路2可提供控制信号/CS、/RAS、/CAS和/WE、存储体地址信号BA、X、Y地址信号Ai、时钟启动信号/CKE和外部时钟信号CKEX向BIST电路的输送。在典型实施例中，外部时钟信号CKEX可具有600ns的低速时钟周期时间。控制信号/CS可以是选择SDRAM1的操作的芯片选择信号。控制信号/RAS可表示行地址选通信号。控制信号/CAS可表示列地址选通信号。控制信号/WE可表示写启动信号。当时钟启动信号/CKE被启动时，芯片接口电路2可启动外部时钟信号CKEX，并且与外部时钟信号CKEX同步地，可捕获控制信号/CS、/RAS、/CAS、/WE和地址信号BA和Ai。当捕获的控制信号/CS、/RAS、/CAS和/WE处于指定电平时，芯片接口电路2可假设启动信号EN正确地处于启动电平上，并且可指示BIST电路3进入BIST模式。
当信号EN被启动时，BIST控制电路30可捕获控制信号/RAS、/CAS和/WE、存储体地址信号BA、X、Y地址信号Ai和外部时钟信号CKEX，如从芯片接口电路2输出的。通过识别BIST模式启动信号EN，BIST控制电路30可从地址信号Ai的输入路线依次捕获要进行的测试起动地址、写数据的初始值、序列指令或其它控制信息。BIST控制电路30可产生到时钟发生电路32的控制信息，以便选择用于测试的时钟信号CKIN和/CKIN的频率，BIST控制电路30可将序列指令发送给测试定序器31，并可控制到模式产生电路33的信息。
可提供对应多个测试模式的多个测试定序器31。对应给定序列指令的测试定序器31可根据测试操作程序向指令编码器39产生测试控制码ACT、WRIT、READ、PRE和PEF。指令编码器39根据测试控制模式向存储器内核5产生测试控制信号/RAS、/CAS或/WE。并行地，测试定序器31可控制地址计数器35产生对应序列指令的地址模式，并且该测试定序器可产生X地址信号PX、Y地址信号PY和存储体地址信号BA。X地址信号PX和Y地址信号PY可能在扰频器37中被加扰并由地址多路复用器38传送到存储器内核5，并且存储体地址信号BA也可传送到存储器内核5。测试操作所需的写数据的初始值可以从BIST控制电路30装载到写数据产生电路36中，并根据由测试定序器31产生的测试程序，由写数据产生电路36产生的写数据可以经扰频器37输送给存储器内核5，作为写数据DI。测试控制码ACT表示字线选择，WRIT表示数据写，READ表示数据读，PRE表示预充电，REF表示刷新。
存储器内核5根据BIST电路3的控制来执行存储器测试操作。例如，存储器内核5内部地检测写数据和读数据之间的失配，输出检测结果并作为并行测试结果PTE。在本例中，当检测到失配时，并行测试结果PTE可以是逻辑高(即逻辑值“1”)。对于由BIST电路3的并行测试结果PTE表示的失配检测，或者由状态异常检测结果ERR表示的异常检测，可以将结果检测保存在锁存器40中并作为故障信号FALL输出。
图4示出了地址计数器35。地址计数器35可包括用于X地址PX的计数器(XCUNT)40、用于存储体地址BA的计数器(BCUNT)41、用于Y地址的计数器(YCUNT)42、和选择连接计数器40-42的进位输出CO和进位输入CI的选择门(SGT)43-45。SGT43可选择高功率阻抗，SGT44和45可选择用于两个输入之一的输出或高功率阻抗。通过经SGT43-45切换计数器40和42之间的进位传输路径，可获得各种寻址码。可以由BIST控制电路30在计数器40-42中预设置起动地址。计数器40-42可与时钟信号CKIN同步地进行计数操作。计数器40-42和选择门43-45的操作由测试定序器31的输出控制。
图5示出了地址计数器35的寻址模式。其中示出了在X地址的一周之后更新存储体地址的单一存储体X扫描(SB-XSCAN)、在Y地址的一周之后更新存储体地址的单一存储体Y扫描(SB-YSCAN)、和在存储体地址的一周之后更新X地址的多存储体X扫描(MB-XSCAN)。还示出了独立寻址模式中的寻址模式和进位传输路径的连接状态。
图6示出了地址计数器35在SB-XSCAN中的时序图、在SB-YSCAN中的时序图以及在MB-XSCAN中的时序图。CO(PX)表示XCUNT 40的进位输出，CO(BA)表示BCUNT 41的进位输出，CO(PY)表示YCUNT 42的进位输出。MB-SCAN(最后时序)表示用于数据写操作(WRIT)的存储体地址BA(WRIT)和Y地址PY(WRIT)可以与字线选择操作(ACT)异相地被输出。这可以防止由依次更新存储体地址造成的访问无效。
地址计数器35产生SB-XSCAN、SB-YSCAN和MB-XSCAN寻址模式，并可以在用于存储体地址、X地址和Y地址的计数器40-42当中转换进位路径。由于地址计数器35提供MB-XSCAN模式，因此它还可以适用于海量存储存储器中的多存储体存储器。并且，由于BIST允许用于存储器测试的各种寻址模式，因此BIST电路3不仅可用于内置和探针检测，而且可用于选择。
图7示出了测试定序器31。测试定序器31可包括用于起动器定序器50-i(i＝0到n)的控制逻辑组和子自定序器逻辑组51-i，因此BIST电路3可包括多个定序器组。
起动器定序器50-i可以被触发以便由从BIST控制电路30输出的选择信号SENi起动操作。定序器启动信号SENi可以是对应来自BIST控制电路30的序列指令的信号。起动器定序器50-i可用作状态机，以便控制状态转变，该状态转变可以是根据从对应信号SENi的子定序器51-i发送的IDLEi信号。根据该状态，起动器定序器50-i可输出信号SRUNi、SIDLEi、和SENDi。子定序器51-i还可用作状态机以控制状态转变，并状态转变可以是根据信号SRUNi和SIDLEi。根据该状态，子定序器51-i可输出16位控制信号。16位控制信号可以从16位总线53通过三态缓冲器52-i向后级输送。三态缓冲器52可通过变为高的信号SENDi而处于高功率阻抗状态中。当起动器定序器50-i处于空闲状态或等待状态时，即当模式产生电路33的控制基本上停止时，信号SENDi可处于高状态。结果是，只有被选择工作的测试定序器31的输出可输送给总线53。对于每个测试定序器31来说不需要控制布线。当所有测试定序器31的工作停止时，为抑制总线53的浮动状态，可提供三态缓冲器54，以便经过所有信号SEND0-SENDn的逻辑积信号ANDSEND强制总线53处于低电平。
图8示出了起动器定序器50-i的状态和三态缓冲器52-i的状态。当起动器定序器50-i处于空闲状态或等待状态时，即，当模式产生电路33的控制基本上停止时，三态缓冲器52-i处于高功率阻抗状态。
图9示出了起动器序列器50-i的状态转变图，这此状态包括IDLE(空闲)、SRUN、SBUSY和SWAIT。SEN(/SEN)与IDLE表示为状态转变的触发信号。
图10示出了起动器定序器50-i的状态机55的逻辑构造。状态机55可由QS0和QS1构成的2位约翰逊计数器构成。
图11示出了状态机55的2位QS0和QS1的解码器56。解码器56输出信号SIDLE、SRUN和SEND。图9的各状态所示的2位值(00、10、11和01)表示QS0和QS1的值(QS<0:1>)。
起动器定序器50-I中的任何一个都可具有相同的逻辑结构。子定序器51-i的逻辑结构可以是个性化的，它取决于测试操作的模式。
图12示出了SB-WRITE/READ的时序序列。在写操作中，ACT、WRIT、NOP、NOP、NOP和PRE例如可按上述顺序执行；在读操作中，ACT、READ、NOP、NOP、NOP和PRE例如可按上述顺序执行；在PRE中，可以强制性地增加X地址计数器，以进行用于下一地址的写或读。
图13示出了与SB-WRITE/READ相关的子定序器的状态转变(时序状态转变图)，由此获得图12的时序序列。在图13中，W/R表示WRITE或READ。CO(Y)表示Y计数器YCUNT 42的进位输出。预充电(PRE)状态可在进位输出基础上转换到空闲状态(IDLE)，因为在单一存储体操作期间，在X地址一周之后可更新存储体地址，在存储体地址的一周之后可更新Y地址，并且在Y地址的一周之后可终止测试。
图14是表示子定序器的通用定时器的状态转变图。可以采用通用定时器防止定序器的逻辑规模增加。通用定时器的状态可根据定时器呼叫信号TIMER从C0转变到C7。状态C1-C7中每一个可对应一个NOP。
图15示出了通用定时器57的逻辑结构。通用定时器57可由3位二进制计数器构成。二进制计数器的3位QT0-QT2可被解码成8位信号C<7:0>。当定时器呼叫信号TIMER处于低电平时，停止计数操作，并且当处于高电平时开始计数操作。
图16示出了子定序器58的状态机的逻辑构造。状态机58可以由包括位QC0、QC1和QC2的3位约翰逊计数器构成。
图17示出了用于状态机58的3位QC0、QC1和QC2的解码器59。解码器59可输出信号IDLE、ACT、WRIR、READ、TIMER和PRE。IDLE、ACT、WRIR、READ和PRE可输送到指令编码器39。TIMER输送给通用定时器57。MWRT是作为解码测试指令的结果而由BIST控制电路30提供的写模式时信号。图13的各状态中所示的3位值(000、100、110、111、011、001)表示各个状态中的值QC0、QC1和QC2(QC<0:2>)。
图18示出了由多个测试定序器31实现的定时序列的例子。示出了MB(多存储体)-Write/Read序列。在这个序列中，可重复写或读。下角标0-3表示存储体名称。在WRIT3、WRIT0、WRIT1、WRIT2、READ3、READ0、READ1和READ2中，可强制性地增加存储体地址计数器41。这样做以便在存储体之间交替转换。
示出了SB(Single Bank(单一存储体))-R/W序列。在这个序列中，可进行读和写。在PRE中，可以强制地增加X地址计数器40。这就可以连续地选择用于处理的X地址。
示出了PR(Pseudo Random(伪随机))-MB(多存储体)序列。下角标a、b、c和d分别表示存储体名称0-3。
示出了SB-ROR(RAS Only Refresh(只刷新RAS))序列。在NOP中，可强制性地增加存储体地址计数器41。这样做就可以通过改变存储体来只刷新RAS。在图22中，示出了MB-ROR(RAS Only Refresh)2序列。下角标0-3表示存储体名称。
示出了REF2序列。NOP可重复例如15次。可使用前述通用定时器57来管理重复计数。
示出了PAGE-Write/Read(页-写/读)序列。在这个序列中，可以通过重复WRIT在字线单元中进行页写操作，或者通过重复READ在字线单元中进行页读操作。因此，在WRIT和READ中，可强制地增加Y地址计数器42。在NOP中，可增加X地址计数器40。这可以做以便进行下一页的处理。
图19示出了测试定序器31的时序图。在本例中，进行图12的SB-WRITE/READ时序序列。
如上所述，BIST电路3可使用多个测试定序器31来产生测试时序。通过提供多个测试定序器31，BIST电路3可使用各种测试时序。由此，与需要进行编程储存的独立存储器的ALPG相比，通过使用本发明可减小逻辑规模和芯片占据面积。由于特定的测试定序器31可安装在给定芯片上，要安装的测试定序器可以通过产品或类型很容易定制，因此可以进一步减小面积额外开销。由于每个测试定序器31的时序输出即子定序器51I的输出在输送到总线53之前由三态缓冲器52i来选择，因此与AND-OR多路复用系统相比，可以大大减少定序器输出的写次数。
图20示出了写数据产生电路36。注意到测试模式数据的周期性，写数据产生电路36可以构成为通过使用例如具有反馈回路的移位寄存器来产生用于多个测试模式的写数据PD。移位寄存器可包括作为存储级的各位串联连接的四级(4位)锁存器QW3-QW0。
可提供第一反馈回路61，其中输出侧的第一锁存器QW0的输出被反馈到输出侧的最后锁存器QW3的输入。在锁存器QW1的输出和锁存器QW0的输出之间选择的选择器62(第一选择器)可以设置在锁存器QW1和QW0之间。在锁存器QW3的输出和锁存器QW0的输出之间选择的选择器63可设置在锁存器QW3和QW2之间。此外，还存在在锁存器QW0的输出和输入之间选择的选择器64(第二选择器)。选择器62、63和64选择信号SD、TRC和PCB可分别从BIST控制电路30输出。如图示出了由选择信号的逻辑值选择的输入。例如，当SD＝1时，选择QW0的输出，当SD＝0时，选择QW1的输出。可以向锁存器QW3-QW0的时钟端子提供与X地址的改变同步的X地址转变时钟TX，或者与Y地址的改变同步的Y地址转变时钟TY。使用的转变时钟信号TX和TY由测试定序器31根据寻址模式而动态地控制。
图21示出了写数据产生电路36的操作模式。当将要产生在所有位中具有0或1的测试写数据PD时，锁存器QW0的输出反馈到其输入，如在(a)中。这等效于每周一个循环的移位寄存器操作。当将要以4位循环产生测试写数据PD时，锁存器QW0的输出反馈到锁存器QW3的输入，如在(b)中。这等效于每周四个循环的移位寄存器操作。当将要以3位循环产生测试写数据PD时，锁存器QW0的输出反馈到锁存器QW2的输入，如在(c)中。这等效于每周三循环的移位寄存器操作。当将要由“检测板”产生测试写数据PD时，如在(d)中，锁存器QW0的输出反馈到锁存器QW3的输入。锁存器QW0的输出和锁存器QW1的输出分别作为偶数Y地址中的数据和奇数Y地址中的数据被输出。
图22示出了由写数据产生电路产生写数据的例子。在该图中，标记*表示未确定的项目。图22(a)表示由写数据产生电路36产生所有位为1或所有位为0的写数据。
图22(b)表示由写数据产生电路36产生单行/列的写数据的例子。这种产生是以4位循环进行的。该图示出了在单行条纹模式中向其中写入QW<3:0>＝1010数据的存储单元阵列。
图22(c)表示由写数据产生电路36产生双行/列条纹写数据的例子。这种产生是以4位循环进行的。该图示出了在双行条纹模式中向其中写入QW<3:0>＝1100数据的存储单元阵列。TX用于转变时钟。转变时钟TY用于在双列条纹模式中进行写操作。
图22(d)表示由写数据产生电路36产生检测板的写数据的例子。这种产生是以4位循环进行的。该图示出了已经用QW<3:0>＝1010的检测板向其进行写操作的存储单元阵列。使用TX用于转变时钟。
图22(e)表示由写数据产生电路36产生3位循环写数据的例子。该图示出了用QW<3:0>＝*010向其进行写操作的存储单元阵列。
通过采用上述移位寄存器结构的写数据产生电路36，而不是构成为通过装载储存在ROM中的控制数据而选择地产生给定模式的通用模式产生电路，如在传统ALPG中那样，可以很容易地在相对小逻辑规模上产生各种模式的写数据。
图23示出了时钟产生电路32。时钟产生电路32可包括能改变振荡回路的门级数量的环形振荡器70、对环形振荡器70的输出进行频率分割的可变分频器71-73、比较可变分频器72的预定输出与外部时钟信号CKEX的频率的频率比较器74和用于根据频率比较器74的比较结果来调整增加或减少级数的计数器75。计数器75的计数值可用于选择环形振荡器70的振荡回路，以便使可变分频器72的预定输出与外部时钟信号CKEX的频率匹配。频率比较器74和计数器75可包括振荡频率控制电路，它在可变分频器72的预定输出与外部时钟信号CKEX的比较结果基础上调整振荡回路的门级数量。
分频器71以20-2-7的频率分割比对环形振荡器70的振荡输出CKRO进行频率分割，因此输出八个时钟信号CKD<7:0>。分频器72输入从八个时钟信号中选择的一个时钟信号，如由选择器76选择的，并且以50-5-3的频率分割比对该时钟信号进行频率分割，由此输出四个时钟信号CKD<11:8>。四个时钟信号CKD<11:8>中的一个由选择器77选择并作为时钟信号CKC输送给频率比较器74。分频器73输入由选择器78从12个时钟信号CKD<11:0>中选择的一个时钟信号，并且以30-3-1的频率分割比对该时钟信号进行频率分割，以便输出两个时钟信号CKDD<1:0>。这两个时钟信号CKDD<1:0>中的一个由选择器79选择并作为内部时钟信号CKIN输出。KRC<2:0>和KRC<4:3>分别是选择器76和77的选择控制信号。KRIN<3:0>和KRIN<4>分被试选择器78和79的选择控制信号。选择控制信号。KRC<4:0>和KRIN<4:0>是从BIST控制电路30提供的。
图24示出了环形振荡器70。所示的环形振荡器70可以通过例如16个阶段可变地调整振荡回路的门级数量。示意性示出的环形振荡器70具有16个延迟门单元80。延迟门单元80各包括三个输入NAND门NAND 81以及与NAND 81串联连接的反相器82和83。NAND门NAND 81接收PDU<i>、PDL<j>和反相器83的输出。前级的延迟门单元80的反相器83的输出连接到下一级的延迟门单元80的反相器82的输入。通过这种方式，由延迟门单元80的各级如16级形成振荡回路。在这个示例性的实施例中，前四级的延迟门单元80的NAND门NAND 81的输出被输入到四个输入NAND门NAND 84。下四级的延迟门单元80的NAND门NAND 81的输出被输入到四个输入NAND门NAND 85。下四级的延迟门单元80的NAND门NAND 81的输出被输入到四个输入NAND门NAND 86。最后四级的延迟门单元80的NAND门NAND 81的输出被输入到四个输入NAND门NAND 87。NAND门NAND 84-NAND 87的输出通过反相器88、89、90和91输入到四个输入NAND门NAND92。NAND门NAND92的输出通过两个输入NAND门NAND93反馈到第一级延迟门单元80。NAND门NAND92的输出被反相器94反相并作为时钟信号CKRO输送给分频器71。
计数值KCNT可包括例如4位(KCNT<3:0>)，并且可被预解码器95和96解码成控制信号PDU<3:0>和PDL<3:0>。控制信号PDU<3:0>和PDL<3:0>可根据预定解码逻辑作为PDU<i>和PDL<j>输送给各个NAND门NAND 81。八个控制信号PDU<3:0>和PDL<3:0>的一个PDU<i>和一个PDL<j>可以为高。被输送了PDU<i>和PDL<j>高的NAND门81可产生符合反相器82的输出的逻辑输出。振荡回路的门级数量可根据形成逻辑输出的NAND门81的位置而不同。由此，环形振荡器70的振荡频率可以改变。
图25示出了频率比较器74。频率比较器74可包括随着参考信号的出现在时钟信号CKC的每个上升沿时输出单脉冲信号的脉冲产生电路100、随着反馈信号的出现在时钟信号CKC的每个上升沿时输出单脉冲信号的脉冲产生电路101、设置/复位型的触发器102和边沿触发型的触发器103和104。在这个电路中，当参考信号CKEX下降时，单脉冲信号可从脉冲产生电路100输出并用作触发器103的时钟信号。当产生单脉冲信号时，触发器102的输出105可被捕获，之后由单脉冲信号置为低电平。当反馈信号CKC下降时，单脉冲信号可从脉冲产生电路101输出。单脉冲信号可用作触发器104的时钟信号。当产生单脉冲信号时，触发器102的输出被捕获到触发器104，之后由单脉冲信号置为低电平。除非同时出现下降的参考信号CKEX和下降反馈信号CKC，如果元件105和106之一进入低电平，另一个就进入高电平。如果两个信号同时出现，在单脉冲首先下降处产生一高电平，并且在另一侧产生低电平。相应地，在参考信号CKEX和反馈信号CKC变为相位和频率大致相等后，并且由于下降的参考信号CKEX和下降的反馈信号CKC通常每个半周期交变，在触发器103和104中通常捕获高电平。然而，如果参考信号CKEX和反馈信号CKC的频率之一保持高，每次产生一个循环的相位差时，在较高频率一侧连续两次出现单脉冲，并且在触发器103或104中捕获低电平，将其作为表示存在频率差的信号UP(上)和DOWN(下)而输出。
图26示出了频率比较器74的工作波形。如工作波形110中所示，如果节点信号100A和101A的波形之一的低电平周期被包含于另一个的低电平周期中，则对应内部周期的输出变为高电平。由于在具有较小波形占空比的节点信号100A和101A中灵敏度变得更高，因此希望提供如图25所示的脉冲产生电路100和101。如果时钟信号CKEX和CKC的点空比都很小，则不需要脉冲产生电路100和101，并可省略。
图27表示时钟产生电路32的时钟产生操作时序。例如，时钟信号CKC可以通过CKD<2>、CKD<8>和CKD<9>产生。在本例中，在时间t1、t2和t3，KCNT连续减小，并且CKIN在频率上逐渐增加。
如果使用时钟产生电路32，外部时钟信号CKEX可以是相对低频率如由低速测试器支持的工作频率的时钟信号。如果用作测试时钟信号的时钟信号CKIN的频率分割比小于输入到比较器74的时钟信号CKC的频率分割比，则测试时钟信号CKIN的频率可高于测试器的低速时钟信号CKEX，用于提高测试的速度。例如，可以获得是外部时钟信号CKEX的频率几百倍的频率。此外，由于使用能改变振荡回路的门级数量的环形振荡器70来产生所希望的频率，而不是PLL电路，可以以频率同步精度的较低成本显著减少电路规模，因此可利用较小的性能牺牲获得芯片占据面积的显著减小。
图28示出了SDRAM的测试流程。通过晶片检测、探针检测、封装、利用老化的高速测试器进行的第一选择以及利用低速测试器进行的第二和第三选择，可获得无缺陷的SDRAM。在第二选择中，低速功能测试可以在低温和高温下进行。在第三选择中，数据保持测试可执行大致三分之一周期。希望使用低速测试器减少测试成本。由于使用BIST电路，低速测试器的使用不会产生测试时间的显著增加。在第一高速选择中进行的简单功能测试和简单数据保持测试可以使用低速测试器和芯片BIST电路来实现。
例如，如果给DDR-SDRAM添加BIST电路，电路元件的数量可增加大约5590NAND门，写区域可在1.3μm处理中增加20个区域。前者导致面积增加0.56mm2，后者导致面积增加0.40mm2，由此使制造成本估计增加到大约$0.12美分。估计通过使用BIST电路3，测试时间减少了大约2000秒。如果测试成本大约为每秒0.03分，则在芯片上建立BIST电路3减少了大约每芯片70分的费用。
如果不是所述这样，可以假设前述所有元件和/或工艺与说明书中其它地方所公开的类似元件和/或工艺是可互换的。应该理解本发明的系统和方法可以按实际工作环境相应地构造和实施。前述实施例只是示意性的说明本发明而非限制性的。例如，存储体的数量可以按照需要进行改变而没有限制。寻址模式不限于上述这些模式，并且写数据产生模式不限于前述那些。没有限制，存储体可以是SDRAM、SRAM、MRAM、FeRAM、闪存或任何其他ROM。存储器可以多端口存储器或相关存储器。本发明可适用于LSI存储器、备有存储器的液晶驱动电路和半导体集成电路，如图形控制装置和微计算机。因此，落入下述权利要求含义、范围和等效性内的所有修改和改变都被包含于本发明的范围内。
权利要求
1.一种半导体集成电路，包括存储器，包含多个存储体，可通过规定存储体地址、X地址和Y地址进行访问；响应至少一个测试指令测试所述存储器的自测器，其中所述自测器包括用于产生访问地址以便测试所述存储器的多个模式，并且用于产生访问地址的所述多个模式在更新X地址、Y地址和存储体地址中的至少一个的方式上是不同的。
2.根据权利要求1的半导体集成电路，其中产生访问地址的模式选自在X地址的一周之后更新存储体地址的单一存储体X扫描、在Y地址的一周之后更新存储体地址的单一存储体Y扫描、和在存储体地址的一周之后更新X地址的多存储体X扫描。
3.一种半导体集成电路，包括通过规定存储体地址、X地址和Y地址访问的多个存储体；和响应指令测试多个存储体的自测器，其中自测器具有用于寻址多个寻址模式的地址计数器，其中多个寻址模式在X地址、Y地址和存储体地址的更新方面是不同的。
4.根据权利要求3的半导体集成电路，其中多个寻址模式选自在X地址的一周之后更新存储体地址的单一存储体X扫描、在Y地址的一周之后更新存储体地址的单一存储体Y扫描、和在存储体地址的一周之后更新X地址的多存储体X扫描。
5.根据权利要求3的半导体集成电路，其中自测器具有对应于上述多个寻址模式的多个测试定序器。
6.根据权利要求5的半导体集成电路，其中上述多个测试定序器是根据指令的解码选择的。
7.根据权利要求6的半导体集成电路，它包括写数据产生电路，该写数据产生电路使用具有至少一个反馈回路的至少一个移位寄存器，产生用于在多个寻址模式中进行测试的写数据。
8.根据权利要求7的半导体集成电路，其中写数据产生电路包括多位移位寄存器；第一反馈回路，通过该第一反馈回路，移位寄存器的输出侧开始存储级的输出可以反馈到输出侧结束存储级的输入；第一选择器，它可选择地将移位寄存器的输出侧开始存储级的输出反馈到开始存储级的输入端；和第二选择器，它可以在移位寄存器的输出侧开始存储级的输出和输入之间选择。
9.根据权利要求5的半导体集成电路，它包括产生输送给存储器的用于测试的时钟信号的时钟产生电路，其中该时钟产生电路包括可改变振荡回路的门级数量的环形振荡器；对环形振荡器的输出进行频率分割的可变分频器；和振荡频率控制电路，该振荡频率控制电路在可变分频器的预定输出和外部时钟信号之间的比较的基础上控制振荡回路的门级数量。
10.根据权利要求9的半导体集成电路，其中环形振荡器包括门级数量不同的多个可选择振荡回路。
11.根据权利要求10的半导体集成电路，其中振荡频率控制电路包括频率比较器，它将可变分频器的预定输出与外部时钟信号的频率相比较；和计数器，它根据频率比较器的比较结果增加或减少计数值，和其中计数器的计数值用于选择环形振荡器的振荡回路，使可变分频器的预定输出与外部时钟信号的频率匹配。
12.根据权利要求1的半导体集成电路，其中存储体具有排列成矩阵的多个动态存储单元，并且该半导体集成电路构成为同步DRAM。
13.一种半导体集成电路，包括由自测器访问的至少两个存储体，其中访问是通过规定存储体地址、X地址和Y地址来进行的，其中自测器包括对应多个测试模式的多个测试定序器。
14.一种半导体集成电路，包括产生用于测试的时钟信号的时钟产生电路，其中时钟产生电路包括能改变振荡回路的门级数量的环形振荡器；对环形振荡器的输出进行频率分割的可变分频器；和振荡频率控制电路，该振荡频率控制电路在可变分频器的预定输出和外部时钟信号之间的比较的基础上控制振荡回路的门级数量。
15.根据权利要求14的半导体集成电路，其中环形振荡器包括门级数量不同的多个可选振荡回路。
16.根据权利要求15的半导体集成电路，其中振荡频率控制电路包括频率比较器，它将可变分频器的预定输出与外部时钟信号的频率相比较；和计数器，它根据频率比较器的比较结果增加或减少计数值，和其中计数器的计数值用于选择环形振荡器的振荡回路，以使可变分频器的预定输出与外部时钟信号的频率匹配。
全文摘要
通过采用自测器扩展了测试功能，并通过添加自测器而减小了电路规模。一种半导体集成电路包括存储器，包含多个存储体，并可通过规定存储体地址、X地址和Y地址来访问；响应指令测试所述存储器的自测器。自测器具有覆盖多个寻址模式的地址计数器，其中多个寻址模式在更新X地址、Y地址和存储体地址方面是不同的。提供的各种寻址模式扩大了基于BIST的测试功能。
文档编号G01R31/28GK1591696SQ20041007161
公开日2005年3月9日 申请日期2004年7月16日 优先权日2003年8月28日
发明者山崎枢, 高岭美夫 申请人:株式会社瑞萨科技