用于选择性屏蔽测试响应的方法和系统的制作方法

专利名称：用于选择性屏蔽测试响应的方法和系统的制作方法
技术领域：
本发明涉及一种用于测试集成电路(IC)的设备，包括用于压缩来自被测试电路的测试响应的压缩器，该被测试电路是IC的一部分；和耦合在该被测试电路和压缩器之间的屏蔽电路，用于屏蔽来自该被测试电路的一个或多个测试响应。
本发明还涉及一种用于测试IC的方法。
本发明进一步涉及一种计算用于屏蔽来自IC的测试数据的压缩屏蔽数据的方法。
压缩来自IC的测试响应是有利的，因为这样可以减少该测试数据体积和测试时间。然而，一些测试响应的值不能被先验确定，而其他测试响应可能是三态或者不可靠的。这些未知的、三态的和不可靠的测试响应被称为“X”测试响应，导致测试响应的可靠压缩变得非常困难或者甚至是不可能的。
典型地，对于数字IC的制造测试使用自动测试仪器(ATE)进行，也成为IC测试器。ATE存储测试激励(test stimuli)并且将这些激励应用到IC。然后ATE观察该IC随后的响应。ATE将这些观察的响应与无故障IC的预期响应相比较。这样就可以确定该IC是否通过该测试，并且诊断故障。该ATE将该测试激励和无故障测试响应存储到它的存储器中。
数字IC通常包括扫描链(scan chain)。这意味着，在测试模式中，IC中的触发器可以被配置成串联移位寄存器即扫描链。测试通过重复以下步骤进行(1)在测试模式中将测试激励移位到该IC的扫描链中；(2)在其功能性应用模式中对该IC进行多个时钟循环的操作；和(3)将测试模式中的测试响应移出。当移出该测试响应时，通常将新的测试激励移入。
根据摩尔定律，IC处理技术的不断发展会导致IC上晶体管数量的指数增长。因此，测试数据的体积也会成指数增长。新的IC处理技术引入了新的故障类型，需要另外的测试来检测这些故障，这导致测试数据体积的更大增长。测试数据体积的这种急速增长造成了涉及ATE使用和测试成本的严重问题。该测试数据体积会超过ATE存储器的容量并且执行测试所需的时间也会增加。
利用测试数据压缩技术和内嵌式自检(BIST)技术提供了解决方案。这些技术通过使用特别的测试响应压缩电路例如多输入信号特征寄存器(MISR)或空间压缩逻辑(SCL)在空间和/或时间上压缩该测试响应。这种压缩电路可以存在于芯片内、芯片外例如加载平台(load-board)上、或者ATE中。该压缩电路输出压缩的测试响应，ATE观察该压缩的测试响应并且与无故障电路的预期的压缩响应相比较。因而，ATE现在只需要存储该压缩的测试响应，这就减少了存储器需求。
一个与本领域发展现状相关的问题是，在可以压缩该测试响应之前必须要忽略或屏蔽一些测试响应。这是关于三态(Z)、未知(U)和不可靠测试响应即“X”响应的情况。
三态测试响应具有高阻抗状态(Z)，并且可以例如由双向输入/输出引脚产生。
未知测试响应具有未知值(U)，并且可以例如由未初始化的嵌入式存储器、混合信号模块和/或冲突(conflicting)或浮动总线产生。并且，当在第一次测试中将激励移入IC中时，未知值被移出该IC。未知的测试响应意味着测试响应是逻辑低(L)即0、逻辑高(H)即1、或三态(Z)，但是不能在测试执行前确定其值。
不可靠的测试响应具有也许不正确的不可靠结果。这会发生在例如具有多个时钟域的电路中，其中当测试穿越时钟域边界的信号线时，会由于时钟相位差而产生不可靠的测试响应。
压缩包含“X”响应的测试响应将会导致不可靠的压缩测试响应，该响应不能用于确定IC中的电路是否通过测试，或者用于故障的诊断。因而，测试响应压缩不能应用于产生“X”响应的电路。
测试响应中的三态、未知和不可靠值应当被忽略即屏蔽或者防止其发生。
本领域发展现状的一个部分解决方案是通过添加适当的可测试性设计(DfT)硬件来分析该电路内部的未知测试响应。例如，可以将测试点插入在具有未知值的信号线中，这就迫使该信号线变为已知的固定值。然而，向电路中添加DfT来避免未知值需要经常对电路进行人为改变。这在核心硬件的情况中将会是不可能的，其中只有在该DfT硬件影响定时的情况中该电路设计才是可得到的或非预期的，从而该被测试电路不能以所需频率运行。
一个更优选的解决方案需要在该IC输出的所有三态、未知和不可靠的测试响应进入压缩电路之前屏蔽它们。这可以利用X屏蔽逻辑(XML)来实现。该XML屏蔽所有“X”响应，其中“X”表示三态(Z)、未知(U)或不可靠的测试响应。屏蔽意味着该“X”响应被已知的固定值例如逻辑高“H”所代替。当将该XML实施在芯片内时，理想地，用于该XML的附加的硅面积应当较小。而且，该XML应当是灵活的，从而它可以适应于获得不同测试响应的情况，例如由于不同的测试模式或者由于设计变化。该XML的操作可以通过ATE控制。在这种情况下，理想地，存储在ATE中用于控制该XML的数据量也应当较小。并且，理想地，用于从ATE向IC传送该数据的带宽需求也应当是较小的。遗憾的是，虽然在本领域发展现状中提出了各种XML实施方式，但是这些XML实施方式都不能完全符合前述需求。
本发明的目的是减少测试数据量。
在本发明的第一方面，该目的这样实现，其中屏蔽电路进一步包括用于接收压缩的屏蔽数据并提供解压缩的屏蔽数据的解压缩电路。
在本发明的有利实施例中，该解压缩电路还包括线性反馈移位寄存器。
在本发明的有利实施例中，该解压缩电路还包括移相器。
在本发明的又一有利实施例中，该解压缩电路还包括加权逻辑。
在本发明的另一有利实施例中，该压缩屏蔽数据包括至少一个控制信号。
在本发明的另一有利实施例中，该至少一个控制信号是全屏蔽(mask all)控制信号。
在本发明的又一有利实施例中，该至少一个控制信号是屏蔽启动(mask enable)控制信号。
在本发明的第二方面，该目的这样实现，其中压缩的屏蔽数据被提供到解压缩电路；该压缩的屏蔽数据被解压缩以产生解压缩的屏蔽数据；和响应于该解压缩的屏蔽数据屏蔽来自该集成电路的测试响应。
在本发明的第三方面，该目的这样实现，其中生成一组与该屏蔽数据相关的方程；和求解该方程以获得压缩的屏蔽数据。
为了更好地理解本发明的设备，并且为了更清楚地显示它如何实现，现在将参照示例性附图以示例方式说明，其中

图1示出了根据本发明的X屏蔽逻辑(XML)的示例；图2示出了根据本发明的X屏蔽逻辑(XML)的更详细示例；和图3示出了用于计算XML控制信号的ATPG流程的示例。
图1示出了根据本发明的X屏蔽逻辑(XML)的示例。图1包括IC10，该IC 10本身包括被测试电路14、XML 18和压缩器22。被测试电路14包括n个扫描链SC1-SCn，其输出通过XML 18连接到用于压缩来自该被测试电路14的测试响应的压缩器22。压缩器22例如可以通过多输入信号特征寄存器(MISR)或空间压缩逻辑(SCL)来实现，这种实施方式是本领域所公知的。虽然图1将XML 18和压缩器22显示为结合成IC 10的一部分，但是XML 18和/或压缩器22也可以被设置在芯片外，例如在自动测试仪器(ATE)加载平台或实际上在ATE(未示出)本身内。
XML18包括线性反馈移位寄存器(LFSR)26、具有加权逻辑30的移相器和控制逻辑34。XML 18由ATE使用控制信号mask_all和mask_enable来控制。该ATE通过输入端在每个时钟循环更新XML 18的逻辑状态，该输入端提供信号m1-mq，即该压缩的屏蔽数据。
根据本发明的XML 18可以减少该必须存储在ATE中的屏蔽数据量。因此，ATE必须在每个时钟循环存储表示该mask_all、mask_enable和m1-mq信号的q+2位。这q+2个输入位被XML 18压缩为n个输出位的屏蔽，其中q＜＜n。因而，如果没有根据本发明的XML 18，ATE正常地将必须对于每个时钟循环存储n位的屏蔽；并且需要n个IC输入引脚以便将这种屏蔽从该ATE传输到IC 10。当使用根据本发明的XML 18时，ATE的优点在于，对于每个时钟循环它只需要存储q+2位XML 18数据，其表示该控制和屏蔽数据信号mask_all、mask_enable和m1-mq；并且只需要q+2个IC输入引脚来将该数据从ATE传输到IC10。
图2示出了根据本发明的X屏蔽逻辑(XML)的更详细示例。
图2的示例性XML18示出了包括四个扫描链SC1-SC4的被测试电路14、4位LFSR26、移相器30、和包括三级的控制逻辑34。
图2所示的LFSR26是众所周知的结构，包括移相器和异或(XOR)门的反馈网络。该从ATE接收压缩屏蔽数据的LFSR26的宽度是p位，这就是说它的移位寄存器包含p个触发器在本特定示例中p＝4。在每个时钟循环期间，通过输入m1-mq使用来自ATE的q个屏蔽数据位来部分更新LFSR 26的状态，其中q≤p，在本特定示例中q＝1。这种更新可以通过例如向移位寄存器添加异或门来实现，其中i个异或门中每一个的输入被连接以接收各个输入信号mi其中1≤i≤q。该LFSR 26执行部分解压缩操作以解压缩来自ATE的压缩屏蔽数据。然后，使用来自该LFSR 26的部分解压缩的输出数据作为移相器30的输入数据。
图2中所示的移相器30也是众所周知的结构，包括异或门的网络。该移相器30对来自LFSR 26的数据执行进一步的解压缩操作，并且根据p个输入信号生成n个输出信号，其中p≤n在本特定示例中n＝4。移相器30这样配置，以使得该移相器的输出信号不相关，即每个输出信号依赖于不同组输入信号。应当注意，加权逻辑(未示出)可以被添加到移相器30中，其中该加权逻辑允许偏置某个输出信号是逻辑0或逻辑1的概率。该加权逻辑典型地包括一些组合逻辑，其可选地使用来自ATE的附加输入信号进行控制。
该移相器30的n个(其中在本特定示例中n＝4)输出信号被用作为控制逻辑34的输入信号。
控制逻辑34的第一级36包括由mask_enable控制信号控制的四个与(AND)门，并且进一步解压缩来自移相器30的数据。当mask_enable是逻辑1时，该与门的各个输出等于即反映它们各自的来自移相器30的相关输出。当mask_enable是逻辑0时，所有与门的输出被强制为逻辑0，因而该来自移相器30的n位输出屏蔽变为包括所有逻辑0的输出屏蔽。控制逻辑34的第二级包括由mask_all控制信号控制的四个或(OR)门，并且进一步解压缩来自第一级36的数据。当mask_all是逻辑0时，该或门的各个输出等于即反映它们各自的来自该控制逻辑34的第一级36的相关输出。当mask_all是逻辑1时，所有或门的输出被强制为逻辑1，因而该来自控制逻辑的第二级38的输出的n位屏蔽被包括所有逻辑1的n位屏蔽代替。
控制逻辑34的第三级40包括四个或门，它们被可操作地布置成从扫描链SC1-SC4和第二级38输出信号中接收输出信号。该第三级40的或门利用来自第二级38控制逻辑的n位屏蔽修改来自扫描链SC1-SC4的IC测试响应。
控制逻辑34的第三级40总是需要的，因为该级40实施实际的屏蔽。
第三级40作为屏蔽电路工作，其可操作地从第二级38接收该n位屏蔽以及通过n个扫描链SC1-SCn从被测试电路14接收相应的n个输出。在第一示例中，来自第二级38的输出信号是逻辑1并且被应用到第三级40中的或门，则来自对应的扫描链的相应的测试响应被逻辑1代替，并且所述测试响应被屏蔽。在第二示例中，来自第二级38的输出信号是逻辑0，则相应的测试响应通过该或门并且因而没有被屏蔽。因此，屏蔽中的逻辑1值表示相应的扫描链的测试响应被屏蔽，相反地，屏蔽中的逻辑0表示相应的扫描链的测试响应没有被屏蔽。图2的第三级40的可选实施例(未示出)将用于替代该或门和与门。在第三级40的这种与门实施例中，屏蔽中的逻辑0值表示相应的扫描链的测试响应被屏蔽，相反地，逻辑1值表示该测试响应没有被屏蔽。在这种情况下，第三级应当包含与门以代替或门。因此，应当清楚，所示控制逻辑仅是一个示范性实施例，使用不同类型逻辑门的可选实施例也是可能的。
控制逻辑34的第一级36和/或第二级38与移相器30一样是可选的，包括其相关联的加权逻辑。
控制逻辑34也可以被调整。例如，可以精确该mask_all信号以使得它分成为两个独立的这种控制信号。然后可以使用这两个mask_all控制信号，以使得它们每个控制来自扫描链SC1-SCn的数据输出的屏蔽的一部分。类似地，也可以精确该mask_enable控制信号例如也使其分成两个独立的控制信号然后可以使用这两个mask_enable控制信号，以使得它们每个控制来自扫描链SC1-SCn的数据输出的启动/禁用屏蔽的一部分。
现在将在以下示例中更详细地说明XML 18的操作。
图2中的示例示出了用于被测试电路14的XML 18，其包括四个扫描链SC1-SCn。该XML18包括4位LFSR 26、移相器30和三级控制逻辑。
符号x1、x2、x3和x4表示初始值，即LFSR 26在时钟循环1的逻辑状态。LFSR 26在随后的时钟循环中的状态除了可以用来自ATE的输入信号m的状态表示之外，还可以以LFSR 26的逻辑状态的形式表示。通过符号模拟可以很容易地得出这些表达式。在接下来的五个时钟循环中的LFSR 26逻辑状态如下所示，其中LFSRi表示时钟循环i中的LFSR 26状态，mi表示信号m在时钟循环i中的值。
LFSR1＝(x1，x2，x3，x4)LFSR2＝(x3x4，x1，x2m1，x3)LFSR3＝(x2x3m1，x3x4，x1m2，x2m1)LFSR1＝(x1x2m1m2，x2x3m1，x3x1m3，x1m2)LFSR5＝(x1x3m4m2m3，x1x2m1m2，x2x3m1m4，x3x4m3)LFSR6＝(x2x4m1m3m4，x1x3x4m2m3，x1x2m1m2m5，x2x3m1m4)以类似的方式，移相器30的输出信号也可以以符号x1、x2、x3、x4和mi的形式表示。
PS1＝(x1，x1x2，x3，x4)PS2＝(x3x4，x1x3x4，x2m1，x3)PS3＝(x2x3m1，x2x4m1，x1m2，x2m1)PS4＝(x1x2m1m2，x1x3m2，x3x4m3，x1m2)PS5＝(x1x3x4m2m3，x2x3x4m1m3，x2x3m1m4，x3x4m3)PS6＝(x2m1m1m3m4，x1x2x3m1m2m4，x1x2m1m2m5，x2x3m1m4)移相器30的输出用作为屏蔽。在控制逻辑中使用输入mask_enable和mask_all进一步更新这种屏蔽，如表1中所述。
表1控制信号假定在以上六个时钟循环中的扫描链SC1-SC4的输出中观察到的
IC测试响应如下所示R1＝(U，U，U，U)R2＝(L，L，H，L)R3＝(H，U，L，H)R4＝(U，H，H，L)R5＝(H，L，L，H)R6＝(L，H，H，L)R4描述了在时钟循环四中，扫描链1SC1的输出是“U”，扫描链2和3SC2-SC3的输出是“H”，而扫描链4SC4的输出是“L”。
下划线的测试响应是应当被屏蔽的响应。这是关于R1、R3和R4中的未知响应“U”和关于R6中的扫描链3SC3中的不可靠响应“H”的情况。
黑体响应(bold response)表示“实质响应(essentialresponse)”，ATE可以通过它观察到故障响应。当应用某个测试模式时，响应R1-R6是无故障的被测试电路14的响应。该测试模式可以检测CUT 14中特定故障的存在。当这种故障存在于CUT 14中时，该一个或多个实质响应将显示不同值，因而检测到该故障。该实质响应不应该被XML 18屏蔽。
其余的既没有下划线也没有黑体的响应是逻辑低“L”或逻辑高“H”的响应。这些是非实质响应，并且对于被该测试模式指定的故障，在这些响应中没有观察到故障效应。然而它可以是这种情况，即其他没有被当前测试模式所指定的故障导致了可以在这些响应中观察到的故障效应。然而，这些故障可以被其他模式检测出来。因此，该非实质响应可以被屏蔽而不会影响该故障覆盖范围。然而，优选地，不屏蔽这些响应，因为对于故障的多个检测会得到更好的缺陷覆盖范围。
R1中的所有响应都应当被屏蔽。这是通过在时钟循环1中将控制信号mask_all设定为逻辑1来实现的。在时钟循环2-6中，mask_all被设定为逻辑0。
在R2和R5中没有响应必须被屏蔽，因而在时钟循环2和5中控制信号mask_enable被设定为逻辑0。在其余的时钟循环中，需要屏蔽并且mask_enable被设定为逻辑1。
在其余的测试响应R3、R4和R6中，需要以下屏蔽-R3，2，即向量R3中的扫描链2的输出，是未知“U”并且应当被屏蔽；-在R3，3、R4，3和R6，2中可以观察到故障效应，因而这些实质测试响应不应该被屏蔽；-R4，1也是未知“U”并且应当被屏蔽；-R6，3是不可靠响应并且应当被屏蔽。
这些条件可以用于与该屏蔽的符号表达式相组合，如移相器30的输出所给出的。该结果是以下的线性方程系统R3，2x2x4m1＝1R3，3x1m2＝0R4，1x1x2m1m2＝1R4，3x3x4m3＝0R6，2x1x2x3m1m2m4＝0R6，3x1x2m1m2m5＝1这种线性方程系统例如可以通过使用高斯消去法很容易地求解。一个可能的解是x1＝1，x2＝0，x3＝1，x4＝0，m1＝1，m2＝1，m3＝1，m4＝0，和m5＝0。
将这个解代入移相器30输出处的符号方程，并且考虑控制信号mask_enable和mask_all的值，得到以下屏蔽mask1＝(1，1，1，1)mask2＝(0，0，0，0)mask3＝(0，1，0，1)mask4＝(1，1，0，0)mask5＝(0，0，0，0)mask6＝(0，0，1，0)压缩器22的输入处的屏蔽后的测试响应现在如下所示(符号“m”表示被屏蔽的测试响应R1’＝(m，m，m，m)(1，1，1，1)是压缩器处的输入R2’＝(L，L，H，L)(0，0，1，0)R3’＝(H，m，L，m)(1，1，0，1)R4’＝(m，m，H，L)(1，1，1，0)R5’＝(H，L，L，H)(1，0，0，1)R6’＝(L，H，m，L)(0，1，1，0)可以看出以下结论-所有应该被屏蔽的响应即下划线的响应确实都被屏蔽了；
-所有不应该被屏蔽的实质响应即黑体响应确实没有被屏蔽；和-一些可以被屏蔽的非实质响应被屏蔽了，这些用没有下划线的符号“m”表示。
上例示出了一种计算XML 18控制信号的值的方式。该过程可以被很容易地包含在自动测试模式生成(ATPG)工具中。
图3示出了用于计算XML 18控制信号的ATPG流程的示例。
该ATPG工具生成检测某种故障即目标故障的测试模式。该测试模式包括测试激励和相应的测试响应。接着，该ATPG工具分析该测试响应以识别所有应该被屏蔽的三态、未知和不可靠响应，以及识别不应该被屏蔽的实质响应。实质响应是那些应当被观察以便检测该目标故障的响应。
该mask_all和mask_enable信号的值通过识别响应向量来确定，其中所有响应都应该被屏蔽或者都不应该被屏蔽。
接着，可以求解该根据XML 18操作的符号模拟得到的线性方程系统，以确定该XML 18中的LFSR 26的控制输入。该系统包含关于所有应该被屏蔽的X响应和至少一个不应该被屏蔽的实质响应的方程。如果该方程系统是可以求解的，则可以将显示其他目标故障的故障效应的其他实质响应添加到该方程系统中，并且再次求解该方程系统。这样重复直到所有实质响应都被添加到该方程系统中或者直到该方程系统不再可解为止。将实质响应添加到该方程系统的顺序可以由每个实质响应能够检测的故障数量来确定。首先将检测最多故障的实质响应添加到该方程系统中，等等。
最后一步是使用屏蔽后的测试响应进行故障模拟以确定实际检测到了哪一种故障。该步骤是需要的，因为如果该方程系统是不可解的，则一些实质响应可能被屏蔽。当生成随后的模式时，该没有被检测到的目标故障被再次作为ATPG的目标。
图3示出了如何在每个测试模式中计算XML 18控制信号。可选的实施例是通过仅对于一个测试模式的一部分或者对于多个测试模式求解该线性方程系统来计算该控制信号。
如果方程的数量较少，则该方程系统可解的机会就更大。因此，应该被屏蔽和不应该被屏蔽的测试响应的数量优选地应当保持为尽可能的少。为此，具有mask_all和mask_enable控制信号是有利的，因为它们允许屏蔽或不屏蔽完整的响应向量，并且相应的方程不需要被求解。类似地，考虑没有目标故障响应被观察到的非实质响应也是有利的。然后，在所有实质响应都被添加之后，只要该方程系统仍然可解，这些非实质响应也可以被添加到该方程系统中。
如本发明所述的该提出的XML 18提供了一种用于屏蔽X响应的有效、灵活和廉价的解决方案。该XML 18允许减少在ATPG期间生成并且必须存储在ATE中的屏蔽数据量，此外还减少了用于将该屏蔽数据从ATE传输到IC 10的带宽需求。
该XML18可以生成大量不同的屏蔽，这是由ATE控制的。该屏蔽和控制该XML 18的相应的控制信号可以在ATPG期间计算。该XML 18是基于动态LFSR 26的再播种(reseeding)，其中根据每个时钟循环中的ATE部分更新该LFSR 26的状态。这就提供了一种压缩该XML 18控制数据的方式。对于具有n个扫描链的被测试电路14，每个时钟循环仅需要q个控制位用于再播种该LFSR 26，其中q＜n。该LFSR 26为该可选的移相器加上加权逻辑30，将该q个输入扩展为n位屏蔽。对于每个时钟循环，该附加的控制逻辑允许容易地屏蔽所有扫描链或者阻止屏蔽。
该XML 18硬件是简单的，当在IC 10上实施时需要非常少的硅面积。该XML 18也可以部分实施在芯片内而部分实施在芯片外。用于控制LFSR 26状态的控制信号的数量、LFSR 26的型号、移相器和加权逻辑30的型号、以及与mask_all和mask_enable相关的控制信号的数量，可以配置为对于每个设计是不同的，依赖于预期X响应的描述。
应当注意的是，上述实施例举例说明但不是限制本发明，本领域普通技术人员将能够设计多种可选的实施例而不脱离如所附权利要求所限定的本发明的范围。在该权利要求中，括号中的任何参考标记不应被解释为限制该权利要求。词语“包括”和“包含”等不排除在任何权利要求或整个说明书中所列出的之外的元件或步骤的存在。元件的单一引用不排除这种元件的多个引用，反之亦然。本发明可以通过包括多个不同元件的硬件实现，也可以通过适当编程的计算机来实现。在列举多个装置的权利要求中，可以通过同一个硬件来实现这些多个装置。关于特定测量在互不相同的从属权利要求中被陈述的事实不表示不能使用这些测量的组合作为优选。
权利要求
1.一种用于测试集成电路(10)的设备，该设备包括-压缩器(22)，用于压缩被测试电路(14)的测试响应，该被测试电路(14)是集成电路10的一部分；和-耦合在该被测试电路和压缩器(22)之间的屏蔽电路(18)，用于屏蔽来自该被测试电路(14)的一个或多个测试响应，其特征在于，该屏蔽电路(18)还包括解压缩电路(26，30，36，38)，用于从该设备接收压缩的屏蔽数据(m1-mq)并且为该屏蔽电路(40)提供解压缩的屏蔽数据。
2.如权利要求1所述的设备，其中通过线性反馈移位寄存器(26)执行解压缩。
3.如前面任何一个权利要求所述的设备，其中通过移相器(30)执行解压缩。
4.如前面任何一个权利要求所述的设备，其中通过加权逻辑执行解压缩。
5.如前面任何一个权利要求所述的设备，其中该压缩的屏蔽数据包括至少一个用于控制该屏蔽电路(18)的控制信号。
6.如权利要求5所述的设备，其中该至少一个控制信号是全屏蔽控制信号。
7.如权利要求5所述的设备，其中该至少一个控制信号是屏蔽启动控制信号。
8.一种用于测试集成电路(10)的方法，其特征在于包括步骤-向解压缩电路提供压缩的屏蔽数据；-解压缩该压缩的屏蔽数据以产生解压缩的屏蔽数据；和-响应于该解压缩的屏蔽数据屏蔽来自该集成电路(10)的测试响应。
9.一种计算用于屏蔽来自集成电路(10)的测试数据的压缩屏蔽数据的方法，其特征在于它包括步骤-生成与该屏蔽数据相关的一组方程；和-求解该方程以得到压缩的屏蔽数据。
全文摘要
一种用于测试集成电路(10)的设备，包括用于压缩被测试电路(14)的测试响应的压缩器(22)，该被测试电路(14)是集成电路(10)的一部分；和耦合在该被测试电路和压缩器(22)之间的屏蔽电路(18)，用于屏蔽来自该被测试电路(14)的一个或多个测试响应。该屏蔽电路(18)还包括用于接收压缩的屏蔽数据并且提供解压缩的屏蔽数据的解压缩电路。
文档编号G01R31/28GK1856713SQ200480027818
公开日2006年11月1日 申请日期2004年9月20日 优先权日2003年9月26日
发明者H·P·E·弗兰肯, A·格洛瓦茨, F·哈普克 申请人:皇家飞利浦电子股份有限公司