专利名称：用于测试多个被测器件的装置和方法
用于测试多个被测器件的装置和方法背景技术
本发明的实施例涉及用于测试多个被测器件(DUT)的装置和用于测试多个被测器 件的方法。一些实施例涉及用于测试多个被测器件的测试布置。
根据实施例，公开了用于DUT的输出以及输入和输出(I/O)管脚的自动化测试设 备(ATE)中的共享接收器的构思。这些构思包括测试器件的“菊链”方法。
在一般的元件例如电子元件或器件中，微电子芯片、存储器芯片或其他集成电路 (IC)在其被交付给客户之前通常被测试。为了证实和确保器件的正确功能能力，可以执行 测试。测试通常是利用自动化测试设备或测试系统来执行的。这种自动测试设备的示例是 用于测试片上系统和系统级封装的Verigy V93000 S0C、用于测试高速存储器件的V93000 HSM高速存储器测试器(HSM)和Verigy V5000系列。第一种是用于测试片上系统、系统级 封装和高速存储器件的平台。后一种用于在晶片分拣和最终测试时测试包括闪存和多芯片 封装的存储器件。
在测试期间，这些被测器件被暴露于来自ATE的各种类型的激励信号。来自这种 被测器件的响应被ATE测量、处理并与预期响应相比较。测试可由自动化测试设备执行，其 通常根据依器件而定的测试程序或测试流程来执行测试。这种自动测试系统可包括不同驱 动器，用于驱动特定的激励到DUT，以便激励来自被测器件的特定预期响应。ATE的接收器 单元可分析该响应，并从而可生成关于所测量的器件的合格-不合格信息。
必须测试的元件或器件可包括大量的管脚，例如要测试的输入和输出管脚。因此， 测试所需要的驱动器和接收器的数目可能较高。结果，这种测试系统的花费可能较高。利 用测试系统中的共享驱动器拓扑，可以减少用于测试DUT的驱动器的数目，因为多个DUT可 由单个驱动器单元以串行化方式驱动。因此，驱动器的数目以及随之而来的用于测试DUT 的成本可得以减小。迄今为止，共享驱动器拓扑只被应用到DUT的输入管脚。从而，当测试 多个器件时需要大量的测试设备接收器。
鉴于此情形，希望具有在并行测试多个被测器件时允许ATE资源效率的进一步提 高的构思。例如，希望具有允许减少多个器件的并行测试所需的测试设备接收器的数目的 构思。发明内容
此问题由提供根据权利要求1、13和15所述的用于测试多个被测器件的装置、测 试布置和方法的本发明的实施例解决。
本发明的一个实施例产生了一种用于测试多个被测器件的装置。用于测试多个被 测器件的装置包括公用器件输出线和被配置为向DUT提供激励的驱动器单元。驱动器单元 被配置成使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移。装置还 包括电气耦合到公用器件输出线的接收器单元，以及多个DUT连接，该多个DUT连接电气耦 合到公用器件输出线，使得多个DUT的DUT端子能够经由公用器件输出线电气耦合到接收 器单元。DUT输出信号从DUT连接传播到接收器单元的输出信号传播延迟与激励时间偏移相适应，使得具有相同激励响应延迟的DUT的测试在接收器单元处引起DUT输出信号的时间上对齐的叠加。根据本发明的实施例，提供了一种用于测试多个被测器件的测试布置，其包括公用器件输出线和被配置为向DUT提供激励的驱动器单元。驱动器单元被配置成使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移。测试布置还包括电气耦合到公用器件输出线的接收器单元，电气耦合到公用器件输出线的多个DUT连接，以及电气耦合到DUT连接的多个DUT。DUT输出信号从DUT连接传播到接收器单元的输出信号传播延迟与激励时间偏移相适应，使得具有相同激励响应延迟的多个DUT的测试在接收器单元处引起DUT输出信号的时间上对齐的叠加。根据另外的实施例，公开了一种用于测试多个被测器件的方法。该方法包括向DUT施加激励，使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移，并且使得DUT响应于激励提供时间上偏移的DUT输出信号。该方法还包括在接收器单元处接收DUT的DUT输出信号的时间上对齐的叠加，其中DUT经由公用输出器件线电气耦合到接收器单元，并且DUT输出信号从DUT端子传播到接收器单元的输出信号传播延迟与激励时间偏移相适应，从而支持了时间对齐。根据本发明的实施例，多个DUT可共享公用测试器接收器单元，并且可选地可共享公用测试器驱动器单元。公用器件输出线可配置成使得在电气耦合到DUT的接收器单元处可检测到彼此之间偏移了激励时间偏移的DUT输出信号的建设性叠加。从而，对于多个被测器件的准同时(时间偏移的，例如偏移了沿着公用器件输出线的传播延迟差)测试，单个接收器单元就足够了。从而，单个接收器单元可用于确定多个被测器件是否提供正确的激励响应，其中确实希望(或者甚至必须要)不同被测器件的激励响应时间上重叠地到达公用测试器接收器单元。从而，单个公用测试器接收器单元可用于判定是否所有的被测器件都提供相同的激励响应，其中，对公用测试器接收器单元的输入信号的单次采样就足以提供该判定，并且/或者对于是否所有被测器件都提供相同激励响应的判定可在被测器件的激励响应信号的单个比特持续时间内执行。从而，通过使用本发明的实施例可获得高资源效率。可例如利用适当的激励机制来激励被测器件，使得多个被测器件的激励响应大致同时到达公用测试器接收器单元(例如对于钟控的串行比特流数据，具有不大于一比特的持续时间的四分之一的容差)。结果，如果所有被测器件都提供相同输出信号(相同且无缺陷的被测器件就通常是这种情况)，则在公用测试器接收器单元处存在DUT输出信号的建设性叠加。从而，如果所有被测器件都提供相同输出信号，则在公用测试器接收器单元的输入处可达到明确限定、可预测的信号电平(例如与DUT输出信号的公用第一输出信号电平相关联的叠加信号电平，或者与DUT输出信号的公用第二输出信号电平相关联的叠加信号电平)，从而使得如果公用测试器接收器单元的输入处的信号充分接近明确限定的信号电平之一，则在公用测试器接收器单元中可根据阈值电平判定来断定所有被测器件都提供(至少大致)相同的输出信号。相反，如果不是所有被测器件都提供相同输出信号，则在公用测试器接收器单兀的输入处可达到中间信号电平(例如在与DUT输出信号的公用第一输出信号电平相关联的叠加信号电平和与DUT输出信号的公用第二输出信号电平相关联的叠加信号电平之间)，从而使得如果公用测试器接收器单元的输入处的信号与明确限定的信号电平相差大于预定值，则在公用测试器接收器单元中可根据阈值电平判定来断定不是所有被测器件都提供(至少大致)相同的输出信号。
随后将参考附图以示例方式描述本发明的实施例，附图中
图1示出了根据本发明的实施例的用于测试多个DUT的装置的示意图2示出了根据本发明的实施例的用于利用所发明的装置来测试多个DUT的原理的示意图示；
图3示出了根据本发明的实施例的用于测试多个DUT的装置的示意图4示出了根据本发明的实施例的具有多个驱动器和接收器的用于测试多个DUT 的装置的示意图5示出了根据本发明的另一实施例的用于测试多个DUT的装置的示意图6示出了根据本发明的实施例的包括共享测试器驱动器拓扑和共享测试器接收器拓扑以及针对DUT的测试器驱动器/接收器共享拓扑的用于测试多个DUT的装置的示意图；并且
图7示出了根据实施例的用于测试多个DUT的方法的流程图。
具体实施方式
参考接下来对本发明的实施例的描述，要注意，出于简化的原因，在整个描述中， 在不同的图中对于功能上相同的或者动作类似的或者功能上相等、等同的元件或步骤使用相同的标号。
在图1中，示出了根据本发明的实施例的用于测试多个被测器件(DUT)的装置的示意图或电路图。图1中的示意 图只是用于例示用于测试多个被测器件的方法和装置的所发明构思。
根据本发明的实施例，用于测试多个被测器件的装置10可包括被配置为向DUT提供激励ST的驱动器单元2和公用器件输出线5。驱动器单元2被配置成使得激励ST在不同的时间Tl，T2, T3，…，TN到达不同的被测器件DUT I, 2，3，· · .，N，从而在DUT处产生激励时间偏移AST1，AST2, Δ ST3, . . . , Λ STN，其中激励时间偏移表示激励到达不同被测器件的时间点之间的时间差。例如，ASTi表示时间基准与激励到达第i个器件连接的时间点之间的时间。接收器单元8电气耦合到公用器件输出线5，并且经由公用器件输出线5耦合到多个DUT连接C1，C2，C3，. . .，CN，这些DUT连接电气耦合到公用器件输出线5。公用器件输出线5还可包括抽头STUB1，2，3，. . .，N，这些抽头将相应的DUT连接与公用器件输出线5 的主部分的节点A，B，C，... N电气连接。
要测试的多个DUT DUTI, DUT2, DUT3,…，DUTN的DUT端子11经由DUT连接和公用器件输出线5电气耦合到接收器单元8。从而，从DUT连接C1，C2，C3，...，CN 传播到接收器单元8的DUT输出信号0S1，0S2, 0S3,…，OSN的输出信号传播延迟 Δ ΟΤΙ, Δ 0T2, . . .，Λ OTN 与激励时间偏移 Δ STl, Δ ST2, Δ ST3,…，Λ STN 相适应， 使得具有相同的激励响应延迟的DUT的测试在接收器单元8处引起DUT输出信号 0S1, 0S2, 0S3, · · ·，OSN的时间上对齐的叠加SPN-10例如，AOTi表示DUT连接Ci处的第i个器件的DUT输出信号的激发与DUT输出信号到达接收器单元8的输入之间的时间。在一些实施例中，对于j = I至N和k=l至N，关系A STj+A OTj= A STk+A OTk可至少大致成立(例如在小于dut信号的比特持续时间的25%的容差内)。根据本发明的实施例，多个DUT可经由公用器件输出线5共享公用测试接收器8或测试比较器8。被测器件DUT1，DUT2, DUT3,. . .，DUTN的输出端子可经由DUT连接Cl, C2, C3,…，CN和公用器件输出线5电气耦合到共享的接收器单元8。DUT的输出端子例如可以是DUT的输出管脚或者输入和输出(I/O)管脚。DUT连接C1，C2，C3，…，CN可被配置为将被测器件与测试系统或自动测试设备(ATE)电气连接。在接收到来自驱动器单元2的激励STl至STN时，每个被测器件可被激励以输出输出信号0S1，0S2, 0S3, -,OSN0DUT可在不同的时间T1，T2，T3，…，TN亦即偏移的时间接收来自驱动器单元2的激励ST，从而使得响应于接收到的时间偏移的激励而提供的输出信号OSl至OSN在被测器件连接处也是时间偏移的。多个被测器件可以是相同的器件，因此它们对于给定的激励可包括大致相同的激励响应延迟，从而外出的输出信号0S1，0S2, 0S3,…，OSN的时间偏移(例如在器件连接处)是可预测的。因此，例如每个输出信号0S1-0SN的传播延迟(或者等同 地，传播长度)(例如从各个被测器件连接到接收器单元8)与激励时间偏移相适应，则在接收器单元8处可实现单个输出信号0S1，0S2, 0S3,…，OSN的时间对齐的叠加SPN-1。如果DUT中的至少一个没有像预期那样地工作(例如响应)或者如果其包括故障，则接收器单元处的叠加信号SPN-1可不同于预期的叠加信号。如果所有器件的输出都是正确的，贝1J叠加信号SPN-1以全摆幅出现在ATE的接收器8处。有故障的器件可在接收器单元处导致具有“非预期”叠加信号特性(不同于预期信号特性)的叠加信号SPN-1。因此，可以检测到有故障的被测器件或者至少可以发现(或者断定)所测试的器件之一有故障。“非预期”叠加信号SPN-1可具有例如当与预期叠加信号相比时太高或太低的信号电平。“非预期”叠加信号SPN-1与预期叠加信号相比可包括时间偏移或“错误的”定时。其可包括不想要的高抖动、不想要的高噪声、错误的逻辑电平，或者概括来说其可包括非预期信号高度和/或非预期信号形状和/或非预期信号持续时间。可选地，可向被测器件DUTl至DUTN提供时钟信号。对于被适配成使得器件响应由这种时钟信号触发的器件，这是可推荐的。在此情况下，或者通过类似的共享结构(例如与用于向DUT提供激励ST的那种类似)，或者通过相应地设定(例如各个时钟信号的)定时，时钟可与驱动信号或激励信号对齐。在下文中，更详细描述根据实施例的用于测试多个被测器件的装置10的主要功能。注意，图2示出了一实施例，其中器件输出线5被共享，既用于向DUT提供激励，又用于将DUT响应转换到接收器单元。驱动器单元2被配置为向DUT提供激励ST。驱动器单元可经由公用器件输出线5将激励ST耦合到每个DUT。在此情况下，公用器件输出线5可以是公用输入和输出线5，即输入信号和输出信号利用相同的电气线或传输线。这种输入信号例如可表示被发送到存储器芯片的读取命令或地址信息，此时读取数据被输出到接收器8。在替换实施例中，驱动器单元2不经由公用器件输出线5耦合到DUT，而是可经由公用器件输入线(图1和图2中未示出)耦合到每个DUT。这意味着激励ST可经由第二电气线或传输线在时间偏移的状态下耦合到每个DUT。图3中的虚线3图示了这两种可能性。在两种情况下，驱动器单元2都被配置成使得激励ST在不同的时间T1，T2，T3，…，TN到达不同的DUT DUTI, DUT2, DUT3, - ,DUTN0
从驱动器单元2传播到每个DUT的信号或激励ST可在节点A处分裂离第一部分和第二部分，第一部分继续行进到DUT2，DUT3,…，DUTN,第二部分沿着STUBl (例如在公用输入/输出器件线5的情况下)在朝着DUT连接Cl的方向上行进。DUTl可经由DUT端子 11电气耦合到DUT连接Cl，从而DUTl接收来自接收器单元5的激励ST (或者更确切地说是激励信号能量的一部分)。
应当注意，如果传输5的特性阻抗变化，则激励ST的第三部分可在节点Α(以及剩余节点)处被反射。在节点B处，剩余的激励ST (例如激励能量的“第一部分”)可再次分离成第一部分和第二部分，第一部分继续传播到DUT3，…，DUTN，第二部分沿着STUB2在朝着 DUT连接C2的方向上传播，DUT连接C2可经由DUT端子电气连接到DUT2。从而，激励ST (或者更确切地说是其激励信号能量的一些部分)在不同的时间到达不同的DUT连接。从而，在传播到DUTl的激励STl (或激励部分)和传播到DUT2的激励(或激励部分)ST2之间产生了激励时间偏移AST2-AST1。与仅行经较短的距离到DUTl的激励(或激励部分)ST1 相比，激励(或激励部分)ST2必须传播更长的距离以到达DUT2。在此情况下，激励时间偏移 Δ ST2- Δ STl可由节点A和B之间激励的传播长度、传播延迟或运行时间差给出，如果抽头 STUBl和STUB2的传播长度相等或相同的话。一般来说，激励时间偏移AST2-AST1可取决于激励ST从驱动器单元2到DUT连接C2的传播长度和激励ST从驱动器单元2到DUT连接Cl的传播长度之间的差异。激励(或激励部分)ST1可在时间Tl到达DUT1，该时间Tl早于激励(或激励部分)ST2到达DUT2的时间T2，即Τ2ΧΓ1。
以相同的方式，如上所述，激励ST (或到达节点C的激励ST的残余能量)可在节点C处再次分离，其中激励的第一部分继续行进到DUT4，…，DUTN，并且第二部分沿着抽头 STUB3传播到DUT3。激励ST2和ST3之间的激励时间偏移Λ ST3-A ST2可依从于节点C和 B之间激励ST的传播长度，如果STUB2和STUB3的传播长度相同的话。于是，DUTl和DUT3 之间的激励时间偏移可由AST1+AST2给出(AST2-AST1) = AST3_AST1。激励ST可继续传播，直到最终激励ST在与DUTN-1相比具有激励时间偏移Λ STN- Δ STN-1的时间TN到达 DUT连接CN (或者被测器件DUTN)为止。
根据此示例性实施例，驱动器单元2被配置为向DUT提供激励ST，使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移。首先，激励ST可在时间Tl到达 DUTl，然后在时间Τ2到达DUT2，然后在时间Τ3到达DUT3，依此类推，直到其在时间TN到达最后的DUTN，其中以下时间关系可有效ΤΝΧΓΝ-1，...，Τ3>Τ2>Τ1。
如果被测器件DUT1，DUT2, DUT3,…，DUTN例如是相同的并且因此具有相同的激励响应延迟，则响应于激励ST而提供的输出信号0S1，0S2, 0S3,…，OSN也包括限定的时间偏移。由于来自驱动器单元的激励ST (或者由激励ST激发的激励部分STl)首先到达DUT1， 所以来自DUTl的响应或输出信号OSl也首先沿着STUBl在公用器件输出线5上在向着节点A的方向上传播。延迟了激励时间偏移Λ ST2-A STl的激励部分ST2到达DUT2。如果 DUTl和DUT2两者包括(至少大致)相同的激励响应延迟，则来自DUT2的输出信号0S2 (在器件连接C2处)与DUTl的输出信号(在器件连接Cl处)相比可延迟，延迟量为激励时间偏移AST2-AST1。然而，在节点B处，DUT输出信号OSl和0S2的时间上对齐的叠加SPl (SPl=OS 1+0S2)可形成，如图1和2中示意性示出。由于(器件连接Cl处的)输出信号OSl与(器件连接C2处)的输出信号0S2相比具有时间领先AST2-AST1，但具有与AST2-AST1的持续时间相对应的到节点B的更长传播长度，所以在节点B处可实现输出信号OSl和0S2的时间上对齐的叠加SPl。换言之，在节点B处可以有信号成分OSl和0S2的建设性叠加。在节点C处，可产生组合的输出信号0S1+0S2和DUT3的输出信号0S3的时间上对齐的叠加SP2。随后，所有其他输出信号可叠加、时间上对齐，直到DUTN的最末输出信号OSN在最终节点N处重叠以形成包括相加的单个输出信号OSl至OSN的时间上对齐的叠加SPN-1为止。结果，DUTl至DUTN的DUT输出信号的时间上对齐的叠加SPN-1到达接收器单元8。为了在接收器单元8处实现DUT输出信号的时间上对齐的叠加，从相应的DUT连接Cl-CN传播到接收器单元8的DUT输出信号OSl至OSN的输出信号传播延迟可与激励时间偏移ASTl至A STN相适应。应当注意，根据一些实施例，激励ST (和/或时钟信号)可在图1和图2中未示出的单独的公用器件输入线上被驱动到DUT。根据其他实施例，激励ST (和/或时钟信号)可在公用输入和输出器件线5上被驱动到各个DUT。不过，在任何实施例中，驱动器单元2可被配置为向DUT提供激励(和或时钟信号)以使得激励(和/或时钟信号)在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移(和/或时钟时间偏移)。信号或激励的传播长度例如可受驱动器单元和DUT之间以及DUT和接收器单元8之间的电气迹线或传输线的大小、形状和使用材料的影响。如图2中示意性示出的，根据一实施例，从驱动器单元2到相应的DUT连接Cl至CN的第一传播长度和DUT输出信号从各个DUT的DUT连接Cl-CN传播到接收器单元8的第二传播长度的总和对于所有多个被测器件都是相同的，或者在例如±5%、±3%、±1%或±0. 1%的容差范围内。根据此实施例，用于信号从驱动器单元传播到DUT和输出信号从DUT传播到接收器单元的物理或电气迹线长度或传输线长度的总和可在上述容差范围内物理上相同。这在图2中示意性示出。这里，信号沿着虚线20行进到DUTl的第一传播长度和第二传播长度和响应信号沿着虚线20从DUTl行进到接收器单元8的第二传播长度的总和可在上述容差范围内与激励沿着虚线22传播到DUT2的第一传播延迟和输出信号沿着虚线22从DUT2传播到接收器单元8的第二传播延迟的总和是相同的。这对于DUT3和DUTN对于沿着虚线24行进的激励信号的第一传播长度和响应信号的第二传播长度的总和和沿着虚线26行进的激励信号和响应信号的传播长度的总和也可同样成立。这由虚线20、点划线22、两点划线24和三点划线26这些不同线条示意性示出。这意味着传输路径20、22、24等等直到传输路径26的传播长度是相同的，从而可实现接收器单元处的DUT输出信号的时间上对齐的叠加。换言之，激励ST到每个DUT的运行时间和各个DUT的输出信号到接收器单元8的运行时间可被适配以使得在接收器单元处可实现DUT输出信号的时间上对齐的叠加。接收器单元或比较器单元8可被配置为将DUT的时间上对齐的叠加输出信号SPN-1的值与预期值或一个或多个阈值相比较。基于该比较，可以确定DUT1-DUTN中的至少一个是否有故障，即未正常工作。包括故障或者未正确工作的DUT例如可响应于接收到的激励ST输出错误的输出信号，导致接收器单元处的与预期或预定的时间上对齐的叠加SPN-1不同的DUT输出信号的时间上对齐的叠加，表明至少一个DUT有故障。这种不正确或错误的输出信号例如可以是表示错误逻辑电平的输出信号、具有与正确工作的DUT的定时不同的定时的输出信号，或者具有不正确的输出信号高度、具有非预期的高噪声或者不想要的高抖动的输出信号。根据实施例，接收器单元8被配置为将DUT输出信号的时间上对齐的叠加SPN-1同时与预定的低阈值和预定的高阈值相比较。在其他实施例中，接收器单元8可被配置为在时间上接连的周期中将DUT输出信号的时间上对齐的叠加SPN-1与预定的低阈值电平和预定的高阈值电平相比较。这意味着，根据实施例，接收器单元2可包括被配置为将接收到的叠加输出信号SPN-1就其定时、其信号电平、噪声、抖动。逻辑电平等等与预定值相比较的一个或多个比较器电路或单元。另外，如果来自被测试的多个DUT之一的至少一个DUT信号没有以预定的方式对时间上对齐的叠加做出贡献，使得具有相同的激励响应延迟的DUT的测试导致DUT输出信号的非预期的(时间上对齐的)叠加SPN-1，则接收器单元8可被配置为输出不合格信号。这意味着，如果利用所发明的装置测试的DUT之一响应于从驱动器单元接收的激励而输出与预期输出信号不同的输出信号，则可导致故障信号，表明被测试的DUT中的至少一个DUT没有正确工作。根据实施例，可包括STUBl至STUBN的公用器件输出线5可被配置成使得相对于彼此偏移了激励时间偏移的DUT输出信号的到达时间在接收器单元处彼此之间相差小于DUT输出信号的周期持续时间。这意味着，在DUT输出信号的时间上对齐的叠加SPN-1中，在接收器单元处DUT输出信号的定时可相差小于被测量的器件的输出信号的比特持续时间。根据本发明的实施例，输出信号0S1-0SN可以是包括一定的比特率、带宽或频率的模拟输出信号或数字输出信号。因此，公用器件输出线5可被配置成使得如果激励以时间偏移的方式到达DUT，则不同DUT的输出信号在接收器8处不会偏移超过输出信号的周期时间的一半。输出信号可具有一定的数据率或时钟频率和一定的指定上升时间，例如T10/90或T20/80上升时间。从而，上升时间T10/90 (T20/80)可被定义为阶梯响应穿过10% (20%)阈值的时刻与阶梯响应到达其最终值的90% (80%)的时刻之间的时间差。利用所发明的装置和方法测试的被测器件可以是包括具有在例如IMHz到40GHz之间、500MHz到20GHz之间或者IGHz到IOGHz之间的范围中的频率或者具有IMbit/s和lOGbit/s之间的输出数据率的输出信号的电子器件。根据实施例，公用器件输出或输入和输出线5被配置成使得在接收器单元处可检测到相对于彼此偏移了激励时间偏移的DUT输出信号的建设性叠加。因此，公用器件输出线5可包括一定的物理长度、一定的形状、一定的材料,或者其可被集成在一定的印刷电路板(PCB)或环境中，这可影响激励和/或DUT的输出信号的传播。公用器件输出线5和接收器单元8可被配置成使得DUT输出信号的数字电平在接收器单兀的输入处以时间上对齐的方式提供相加的DUT输出信号电平。这意味着，时间上对齐的叠加SPN-1可包括接收器单元8的输入处的相加的DUT数字输出信号电平，其中相加的DUT数字输出信号是时间上对齐的。数字输出信号对齐可在这种数字信号的一个比特的持续时间内，并且可能的偏离例如可小于这种比特的T10/90或T20/80上升时间。在实施例中，公用器件输出线5可被配置成使得对于具有相同的激励响应延迟的DUT，在接收器单元处DUT信号的时间上对齐的叠加SPN-1的各个dut贡献彼此之间具有小于DUT输出信号的比特持续时间的时间偏离。在图3中，示出了根据另一实施例的用于测试多个被测器件的装置10的示意图。在此实施例中，驱动器单元2和接收器单元8被配置为被多个被测器件DUT1，DUT2，…，DUTN共享。在本发明的实施例中，公用器件输出线5可被配置为将激励ST从驱动器单元2传播到 DUT 连接 C1，C2, ...，CN。在此情况下，公用器件输出线可以是公用器件输入和输出线5。DUTl至DUTN的各个输入/输出管脚或端子可电气耦合到相应的DUT连接Cl至CN。这意味着多个DUT可经由公用器件输入/输出器件线5耦合到驱动器单元2以及接收器单元8。
应当注意，在ATE测试环境中，从测试器驱动器2传播到DUT驱动器/接收器和从DUT传播到测试器接收器的信号可受到电容性和电感性寄生成分或效应的干扰。这种寄生效应可由传播路径本身或由其他元件引起。从测试器驱动器行进到DUT和从DUT行进到测试器接收器单元的激励可受到端接电路、测试器通道、接口板、插座/探头或DUT的封装的电容性和电感性成分的影响。如图3中示意性示出的，可利用特性阻抗ZO来描述公用器件输出线5。特性阻抗ZO可由公用器件输出线的大小、形状和使用材料决定。特性阻抗至少是大致独立于频率并且恒定的。公用器件输出线5可以是包括两个或更多个导体的传输线，这两个或更多个导体通过某种介电材料彼此绝缘，该介电材料例如可以是空气或另外的介电材料。当传输线上的信号到达特性阻抗变化的某个点时，该信号只有一部分会通过，而其余的将被反射回。传输线可包括均一的横截面，这可避免信号或激励的反射，并且还可包括每单位长度的明确限定且同质的电容和电感。传输线可起到将电信号从一个地方例如驱动器单元传送到另一个地方例如DUT的作用。激励信号和来自DUT器件的输出信号例如可在节点A，B，…，和N处被反射。每次反射波叠加在传输线上当前存在的电压上时，这种反射信号可行进回到传输线的开头，在这里其可再次被反射，或者在终端中被吸收。驱动器单元2和接收器单元8可经由公用器件输入和输出线5耦合到多个DUT。这意味着，实现了共享的测试驱动器和和测试接收器拓扑，从而使得测试系统中的接收器和驱动器的数目可得以减少，并且因此测试成本和测试器成本可得以减小。公用器件输出线5可被配置为公用器件输入和输出线，其在该公用器件输入和输出线的第一端5a电气耦合到驱动器单元2并且在第二端5b电气耦合到接收器单元8，使得驱动器单元2经由公用器件输入和输出线5向DUT连接提供激励，并且DUT输出信号从DUT连接经由公用器件输入和输出线5传播到接收器单元8。如图4中示意性示出的，用于测试多个被测器件的装置10可包括多个驱动器单元2和多个接收器单元8，它们被配置为被多个DUT共享。这意味着，一种装置可包括经由各个DUT连接例如C1A、C1B至C1N、C2A至C2N和CAN至CNN连接到各个DUT的输入/输出管脚的多个驱动器单元。DUT的输入/输出管脚中的每一个可经由相应的公用器件输出线5连接到接收器单元8。根据实施例，多个DUT可利用公用器件输出线5或输入/输出线5通过菊链型方法来测试，即以串行化(但大致并行)的方式来测试，从而使得测试通道和测试接收器单元的数目与仅包括共享驱动器但不包括共享的测试接收器8的测试系统相比可得以减少。
在图5中，示意性示出了一种用于测试多个被测器件的装置。根据实施例，用于测试多个器件的装置10还可包括公用器件输入线6，其电气耦合到驱动器单元2，并且其中驱动器单元被配置为经由公用器件输入线6向多个输入DUT连接II，12，13，…，IN提供激励ST,多个DUT的输入DUT端子可电气耦合到这多个输入DUT连接。这意味着，根据实施例，激励ST不是经由比如由激励ST触发的输出信号由其传播到接收器单元8的那条电气线或传输线发送到相应的DUT的。根据示例，驱动器单元2被配置为经由公用器件输入线6被多个DUT共享，并且接收器单元8被配置为经由公用器件输出线5被多个DUT共享。电气线或传输线可再次利用特性阻抗ZO来描述。公用器件输出线5和公用器件输入线6可各自经由相应的端接电阻器R连接到地电势以便抑制可能的信号反射。在图6中，示出了如上所述利用测试器件的这种“菊链”方法来测试多个被测器件·的装置10的示意图。该装置可包括多个驱动器单元2a，其中每个驱动器单元2a经由公用器件输入线6耦合到输入DUT连接I1A、I1B等等，并且因此耦合到要测试的DUT的多个DUT输入端子13或管脚。每条公用器件输入线6可包括一定的特性阻抗ZO或由一定的特性阻抗ZO描述，并且其可经由电阻器R连接到一电势，例如地电势gnd。另外，该装置可包括多个接收器单元8a或比较器单元，其中每一个经由共享的公用器件输出线5耦合到DUT连接CIA、ClB等等，并且其中每条公用器件输出线5可包括到一电势例如地电势gnd的端接电阻器R。根据此实施例，装置10可包括驱动器单元2a和接收器单元8a，其中它们的每一个经由相应的公用器件输出线5或公用器件输入线6耦合到DUT连接I1A、I1B、C1A、C1B……等等。因此，所发明的装置的驱动器单元2a和接收器/比较器单元8a可用于以“菊链”配置测试多个DUT。根据这里论述的实施例，公开了一种用于测试多个被测器件的测试布置，其中该测试布置包括公用器件输出线5和被配置为向DUT提供激励的驱动器单元2，其中驱动器单元被配置成使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移。另夕卜，该测试布置可包括接收器单元8，该接收器单元8电气耦合到公用器件输出线5并且经由公用器件输出线电气耦合到多个DUT连接Cl至CN (这些DUT连接电气耦合公用器件输出线)并且因此电气耦合到与DUT连接电气耦合的多个DUT，其中从DUT连接传播到接收器单元的DUT输出信号的输出信号传播延迟与激励时间偏移相适应，使得具有相同的激励响应延迟的多个DUT的测试在接收器单元处引起DUT输出信号的时间上对齐的叠加。根据测试布置的实施例，公用器件输出线和接收器单元被配置成使得DUT输出信号的数字电平以时间上对齐的方式在接收器单元的输入处提供相加的数字信号电平。图7示出了根据实施例的用于测试多个被测器件的方法的示意性流程图。该方法包括向DUT施加(100)激励，使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移，并且使得DUT响应于激励提供时间上偏移的DUT输出信号。另外，该方法包括在接收器单元处接收(110)DUT的DUT输出信号的时间上对齐的叠加，其中DUT经由公用器件输出线电气耦合到接收器单元，并且其中DUT输出信号从DUT端子传播到接收器单元的输出信号传播延迟与激励时间偏移相适应，从而支持了时间对齐。根据所发明的方法，激励在不同的时间被施加到不同的DUT，使得与其他DUT相t匕，激励以一定的时间差或激励时间偏移到达DUT。结果，如果DUT具有相同的激励响应延迟，则响应于时间上偏移的激励在DUT输出或DUT输入/输出处提供时间上偏移的输出信号。
所发明的方法的另一步骤包括在接收器单元处接收(110) DUT输出信号的时间上 对齐的叠加。DUT经由公用器件输出线电气耦合到接收器单元。因为激励的激励时间偏移， 来自DUT的输出信号在DUT连接处时间上偏移。为了接收DUT输出信号的时间上对齐的叠 加，从DUT端子或DUT连接传播到接收器单元的DUT输出信号的输出信号传播延迟与激励 时间偏移相适应，从而可以实现单个DUT输出信号的时间对齐。
根据其他实施例，接收(I 10)DUT输出信号的时间上对齐的叠加的步骤包括将DUT 输出信号相加，使得如果所有DUT都提供相同的响应，则输出信号的时间上对齐的叠加在 接收器单元处包括预期定时和预定阈值结果。这意味着，可向DUT输出信号施加一定的定 时调整，即，可以延迟输出信号中的一个或多个，或者与其他输出信号相比可以延长或缩短 传播时间，使得在接收器单元得到具有预期定时和预定值的时间上对齐的叠加。
另外，所发明的方法可包括在选通时间或在选通窗口中将接收器单元处的DUT输 出信号的时间上对齐的叠加与一个或多个预定阈值相比较的步骤。这意味着，到达接收器 单元的叠加输出信号可在一定的时间点或选通时间或在选通窗口内被与预定阈值相比较。 DUT输出信号的叠加信号可就其定时和其电平被检查。这可在一定的时间点或选通时间或 在一定的时间范围或选通窗口内执行。在这种选通窗口期间，时间上对齐的叠加信号的电 平例如不得低于一定的阈值，或者其必须在一定的电压电平范围内，如果所有dut提供相 同(但略有时间偏移)的输出信号的话。
根据所发明的方法的实施例，比较DUT输出信号的时间上对齐的叠加的步骤可同 时以预定的低阈值和预定的高阈值执行(双电平方法)。因此，接收器单元可包括两个比较 器以便将接收到的DUT输出信号的时间上对齐的叠加同时与预定的低电平和预定的高电 平相比较，以便确定叠加的输出信号是否在预定的电平或电压范围内。
根据本发明的另一实施例，比较DUT输出信号的时间上对齐的叠加的步骤包括将 DUT输出信号的时间上对齐的叠加相继与预定的低阈值和与预定的高阈值相比较。在此情 况下，接收单元可以只包括一个比较器，并且时间上对齐的叠加输出信号可被测量或评估 两次以便例如首先将DUT输出信号低阈值相比较，并且随后也就是以串行化方式与预定的 闻阈值相比较，或者反之(双射击方法)。
当利用这些双阈值或双射击方法来测量DUT输出信号的时间上对齐的叠加时，可 以确定是否所有DUT都给出正确的输出，即是否所有DUT都功能正常。
所发明的方法还可包括以下步骤如果来自多个DUT之一的至少一个DUT信号没 有以预定的方式对时间上对齐的叠加做出贡献，即如果发现时间上对齐的叠加取的值超出 预定的阈值或者在与dut提供预期响应的情况的预期的时间上对齐的叠加相关联的合格 区间之外，则输出不合格信号或故障。这意味着，如果至少一个DUT未正常工作并且没有对 DUT输出信号的时间上对齐的叠加做出贡献或者响应于一定的激励以错误的方式对时间上 对齐的叠加做出贡献，例如以错误的定时或非预期的输出信号电平，则这可例如利用单个 阈值判定或利用两个阈值判定来检测到。
响应于一定的激励未正确工作以及例如完全没有反应亦即没有输出信号或者太 早、太晚、以不正确的定时或者以偏离正确工作的DUT提供的信号高度的信号高度输出输出信号的DUT的存在可被接收器单元检测到，并且因此可生成表明至少一个DUT有故障的故障信号。
在一些实施例中，可执行进一步测试以判定多个DUT中的哪个DUT没有提供正确 的响应。然而，这不是必须的。
应当注意，根据实施例，所发明的方法或者其至少一部分可利用具有用于执行这 里描述的方法的程序代码的计算机程序来执行。
上述实施例只是说明本发明的原理。要理解，本领域技术人员将清楚对这里描述 的布置和细节的修改和变化。因此，意图是仅由待批准的专利权利要求的范围而不由通过 这里对实施例的描述和说明给出的具体细节来限定。虽然图1至6中的一些被示为装置的 框图，但这些图同时也是对方法的图示，其中方框功能对应于方法步骤。
取决于所发明的方法的一定实现要求，所发明的方法可用硬件或软件来实现。实 现可利用其上存储有电子可读控制信号的数字存储介质特别是盘、DVD、CD或蓝光来执行， 该介质与可编程计算机系统合作以使得所发明的方法被执行。一般地，本发明因此是具有 存储在机器可读载体上的程序代码的计算机程序产品，当该计算机程序产品在计算机上运 行时该程序代码被操作来用于执行所发明的方法。换言之，所发明的方法因此是具有用于 当计算机程序在计算机上运行时执行所发明的方法中的至少一个的程序代码的计算机程 序。
权利要求
1.一种用于测试多个被测器件(DUT)的装置(10)，该装置包括 公用器件输出线(5)； 驱动器单元(2)，被配置为向DUT (DUT1，DUT2，DUT3，…，DUTN)提供激励(ST)，其中驱动器单元(2)被配置成使得激励在不同的时间(Tl，T2, T3,…，TN)到达不同的DUT，从而在DUT处产生激励时间偏移(Λ ST1，AST2, AST2,…，ASTN-1)； 接收器单元(8)，电气耦合到公用器件输出线(5);以及 多个DUT连接(C1，C2，C3，- ,CN),电气耦合到公用器件输出线(5)，使得多个DUT的DUT端子能够经由公用器件输出线(5)电气耦合到接收器单元(8)，其中DUT输出信号(OSl，OS2，OS3，-,OSN)从DUT连接(Cl，C2，C3，- ,CN)传播到接收器单元(8)的输出信号传播延迟(Δ ΟΤΙ, Δ0Τ2,…，Λ 0ΤΝ)与激励时间偏移(Λ STl, Δ ST2, AST3,…，Λ STN)相适应，使得具有相同激励响应延迟的DUT的测试在接收器单元(8)处引起DUT输出信号(0S1，0S2，0S3，-,0SN)的时间上对齐的叠加(SPN-1)。
2.根据权利要求1所述的装置(10)，其中，从驱动器单元(2)到各个DUT的DUT连接(Cl, C2, C3, ...，CN)的第一传播长度和DUT输出信号(0S1，0S2, 0S3, ...，0SN)从各个DUT的DUT连接(Cl，C2, C3,…，CN)传播到接收器单元(8)的第二传播长度的总和在±3%、土 1%或±0. 1%的容差范围内对于要测试的所有多个DUT (DUT1，DUT2，DUT3，…，DUTN)是相同的。
3.根据权利要求1或2之一所述的装置(10)，其中，公用器件输出线(5)被配置成使得在DUT连接处根据激励时间偏移(Λ ST1，AST2, AST2,…，Λ STN-1)相对于彼此偏移的DUT输出信号(0S1，0S2，0S3，-,0SN)在接收器单元(8)处的到达时间彼此相差小于DUT输出信号(0S1，0S2, 0S3, -,0SN)的比特持续时间或周期持续时间。
4.根据权利要求1至3之一所述的装置(10)，其中，公用器件输出线(5)被配置成使得在接收器单元(8)处能够检测到在DUT连接处根据激励时间偏移(Λ ST1，AST2, Λ ST2，…，Δ STN)相对于彼此偏移的DUT输出信号的建设性叠加。
5.根据权利要求1至4之一所述的装置(10)，其中，公用器件输出线(5)和接收器单元(8)被配置成使得DUT输出信号(0S1，0S2，0S3，-,0SN)的数字电平以时间上对齐的方式在接收器单元(8)的输入处提供相加的DUT输出信号电平。
6.根据权利要求1至5之一所述的装置(10)，其中，公用器件输出线(5)被配置成使得对于具有相同激励响应延迟的DUT，接收器单元(8)处的DUT输出信号相对于彼此包括小于比特持续时间的时间偏离，这形成DUT输出信号(0S1，0S2, 0S3,…，0SN)的时间上对齐的叠力口(SPN-1)。
7.根据权利要求1至6之一所述的装置(10)，其中，驱动器单元(2)和接收器单元(8)被配置为被多个DUT (DUT1, DUT2, DUT3,…，DUTN)共享。
8.根据权利要求1至7之一所述的装置(10)，其中，接收器单元(8)被配置为将DUT输出信号的时间上对齐的叠加(SPN-1)与预定的低阈值电平和预定的高阈值电平相比较。
9.根据权利要求1至8之一所述的装置(10)，其中，接收器单元(8)被配置为在时间上接连的周期中将DUT输出信号的时间上对齐的叠加(SPN-1)与预定的低阈值电平和预定的高阈值电平相比较。
10.根据权利要求1至9之一所述的装置(10)，其中，接收器单元(8)被配置为，如果来自多个DUT (DUT1，DUT2，DUT3，…，DUTN)之一的至少一个DUT信号没有以预定的方式对时间上对齐的叠加(SPN-1)做出贡献，则输出不合格信号，其中，具有相同激励响应延迟的一组无缺陷DUT的测试引起DUT输出信号的预期的时间上对齐的叠加(SPN-1)，并且包括至少一个有缺陷DUT的一组DUT的测试引起其中至少一个DUT信号没有以预定方式对时间上对齐的叠加做出贡献的非预期叠加。
11.根据权利要求1至10之一所述的装置(10)，还包括电气耦合到驱动器单元(2)的公用器件输入线(5)，并且其中驱动器单元(2)被配置为经由公用器件输入线(5)向多个输入DUT连接(II，12，13，…，IN)提供激励(ST)，其中多个DUT的输入DUT端子电气耦合到该多个输入 DUT 连接(II，12，13，...,IN)。
12.根据权利要求1至10之一所述的装置(10)，其中，公用器件输出线(5)被配置为在第一端(5a)电气耦合到驱动器单元(2)并且在第二端(5b)电气耦合到接收器单元(8)的公用器件输入和输出线，使得驱动器单元(2)经由公用器件输入和输出线向DUT连接(C1，C2，C3，-,CN)提供激励(ST)并且使得 DUT 输出信号(OSl，OS2，OS3，- ,OSN)从 DUT连接(Cl，C2, C3，…，CN)经由公用器件输入和输出线传播到接收器单元(8)。
13.一种用于测试多个被测器件(DUT)的测试布置，该测试布置包括 公用器件输出线(5)； 驱动器单元(2)，被配置为向DUT提供激励(ST)，其中驱动器单元(2)被配置成使得激励(ST)在不同的时间(T1，T2，T3，…，TN)到达不同的 DUT (DUT1, DUT2, DUT3,…，DUTN)，从而在DUT处产生激励时间偏移(Λ ST1，AST2, AST2,…，ASTN-1)； 接收器单元(8)，电气耦合到公用器件输出线； 多个DUT连接(Cl，C2, C3, ...，CN),电气耦合到公用器件输出线(5)；以及 多个 DUT (DUT1, DUT2, DUT3,…，DUTN),电气耦合到 DUT 连接(Cl, C2, C3,…，CN)，其中DUT输出信号(0S1，0S2, 0S3,…，0SN)从DUT连接(Cl，C2, C3，…，CN)传播到接收器单元(8)的输出信号传播延迟(Λ0Τ1，Δ0Τ2,…，Λ 0ΤΝ)与激励时间偏移(Λ ST1，Δ ST2, AST2, ...，Λ STN-1)相适应，使得具有相同激励响应延迟的多个DUT的测试在接收器单元(8)处引起DUT输出信号(0S1，0S2，0S3，-,0SN)的时间上对齐的叠加(SPN-1)。
14.根据权利要求13所述的测试布置，其中，公用器件输出线(5)和接收器单元(8)被配置成使得DUT输出信号(0S1，0S2, 0S3,…，0SN)的数字电平以时间上对齐的方式在接收器单元(8)的输入处提供相加的数字信号电平。
15.一种用于测试多个被测器件(DUT)的方法，该方法包括 向DUT施加(100)激励，使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移，并且使得DUT响应于激励提供时间上偏移的DUT输出信号；以及 在接收器单元处接收(110 )DUT的DUT输出信号的时间上对齐的叠加，其中DUT经由公用器件输出线电气耦合到接收器单元，并且DUT输出信号从DUT端子传播到接收器单元的输出信号传播延迟与激励时间偏移相适应，从而支持了时间对齐。
16.根据权利要求15所述的方法，其中，接收(IlO)DUT输出信号的时间上对齐的叠加的步骤包括将DUT输出信号相加，使得在接收器单元处产生DUT输出信号的时间上对齐的置加。
17.根据权利要求15或16之一所述的方法，还包括在选通时间或在选通窗口中将接收器单元处的DUT输出信号的时间上对齐的叠加与一个或多个预定阈值相比较的步骤。
18.根据权利要求15至17之一所述的方法，还包括将DUT输出信号的时间上对齐的叠加同时与预定的低阈值和预定的高阈值相比较以判定是否存在有缺陷的DUT的步骤。
19.根据权利要求15至17之一所述的方法，还包括相继将DUT输出信号的时间上对齐的叠加与预定的低阈值和预定的高阈值相比较的步骤。
20.根据权利要求15至19之一所述的方法，还包括如果来自多个DUT之一的至少一个DUT信号没有以预定的方式对时间上对齐的叠加做出贡献则输出不合格信号的步骤。
21.一种计算机程序，具有用于执行如权利要求15至20之一中要求保护的方法的程序代码。
全文摘要
本发明的实施例涉及用于测试多个被测器件的装置(10)和方法，其中装置包括公用器件输出线(5)；驱动器单元(2)，被配置为向DUT(DUT1,DUT2,DUT3,…,DUTN)提供激励(ST)，其中驱动器单元(2)被配置成使得激励(ST)在不同的时间(T1,T2,T3，…,TN)到达不同的DUT；从而在DUT处产生激励时间偏移(ΔST1,ΔST2,ΔST2,…,ΔSTN-1)；接收器单元(8)，电气耦合到公用器件输出线(5)；以及多个DUT连接(C1,C2,C3，…,CN)，电气耦合到公用器件输出线(5)，使得多个DUT的DUT端子(11)可经由公用器件输出线(5)电气耦合到接收器单元(8)，其中DUT输出信号(OS1,OS2,OS3,…,OSN)从DUT连接(C1,C2,C3,…,CN)传播到接收器单元(8)的输出信号传播延迟与激励时间偏移(ΔST1,ΔST2,ΔST2，…,ΔSTN-1)相适应，使得具有相同激励响应延迟的DUT的测试在接收器单元(8)处引起DUT输出信号(OS1,OS2,OS3，…,OSN)的时间上对齐的叠加(SPN-1)。
文档编号G01R31/319GK103003708SQ201080066220
公开日2013年3月27日 申请日期2010年4月14日 优先权日2010年4月14日
发明者克劳斯-皮特·贝仁斯, 马克·毛斯恩格 申请人:爱德万测试(新加坡)私人有限公司