专利名称：一种用电流差值来检测互连线全开路缺陷的方法
技术领域：
本发明属于集成电路领域，涉及ー种用电流差值来检测互连线全开路缺陷的方法，尤其是ー种集成电路的可测性设计、集成电路测试、以及集成电路的失效响应分析方法。
背景技术：
针对发生在金属互连线上的完全开路的缺陷(即互连线全开路缺陷)现有的测试技术具有以下两个共同点(1)现有的技术都是以测量开路点电压的方式来检测互连线全开路缺陷。(2)现有技术认为开路点的电压是恒定值采用静态的固定电压型的故障模型，包括单固定型故障模型(single stuck-at fault model)、和多次固定型故障模型(N-detection stuck-at fault model)。也就是说没有考虑到在深亚微米的エ艺下，由于相邻信号线之间耦合电容的影响作用很大，互连线全开路缺陷处的电压会随着它周围信号线逻辑状态的变化而发生改变。而开路点电压发生改变，就会使得电流也发生变化。不同于测电压，Iddq测试是基于测试静态漏电流来检测集成电路中的缺陷。每ー个Iddq测试首先要施加对应的测试向量；等待一段时间当测试向量造成的电路状态切换结束后，检查Iddq电流是否超过阈值范围。无缺陷电路的Iddq值就是阈值范围的基础值。在エ艺特征尺寸为130纳米及以上的较大尺寸时，这个无缺陷的Iddq静态漏电流基础值很小。而对于存在缺陷的电路，在电路状态切换结束后，Iddq值仍然较高，超过阈值。自动测试设备(ATE)在电路的电源线Vdd端、或者地线Vss端測量Iddq电流。在深亚微米エ艺下，在发生互连线全开路缺陷的地方，在耦合电容的作用下，开路金属线所驱动的晶体管栅极电压会随着相邻信号线逻辑状态的变化而相应改变，栅极电压的改变又使得晶体管静态漏电流也发生改变。所以从原理上来说，Iddq测试可以检测出互连线全开路缺陷。但是，当深亚微米エ艺下，使用単一漏电流Iddq测试又会出现问题。由于深亚微米亚阈值传导效应会使得每个晶体管的Iddq电流増大。而且随着芯片集成规模的増大，晶体管数量增多到超过50 100百万晶体管级别，芯片总Iddq电流増大到几百毫安(mA)的数量级。在如此大的芯片总静态漏电流阈值的情境下，使得用单ー静态漏电流区分有缺陷电路与无缺陷电路变得非常困难。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供ー种用电流差值来检测互连线全开路缺陷的方法，即用测量电流差值的方法来检测在深亚微米エ艺下芯片中是否存在的互连线全开路缺陷。本发明所要达到的目的是通过以下技术方案来实现一种用电流差值来检测互连线全开路缺陷的方法，包括以下步骤(I)首先针对疑似存在开路缺陷的金属线，从芯片版图上获取有哪些信号线与该开路缺陷候选点物理位置紧密相邻的信息，基于该信息生成两个特意形式的测试图样；(2)顺序地加载两个测试图样；(3)ATE设备在第二个测试图样加载之后的两个规定的时间进行电流测量，若两次测量的电流差值大于几个微安，则可以判断发生了互连线全开路缺陷；(4) ATE设备在加载两个测试图样的整个过程，都利用示波器观察电流变化，若电流值发生“高”-〉“低”-〉“高”的变化，且电流最小值和稳定后的最大值之差为若干微安数量级，这样也可以判断发生了互连线全开路缺陷。所述步骤(I)是在集成电路设计阶段，针对发生开路缺陷可能性高的开路缺陷候选点，从芯片版图上获取有哪些其它信号线与该开路缺陷候选点物理位置紧密相邻的信息；基于这些信息，在集成电路设计阶段，在可测性设计的测试向量生成吋，DFT工程师对自动测试向量生成的工具设置约束条件，针对某个开路缺陷候选点，生成两个特意的测试图样；这两个测试图样为第一个测试图样使得驱动开路候选点的电压和它周围紧邻信号线的电压都为低电平逻辑“0”;第二个测试图样使得驱动开路候选点的电压仍旧为“0”，而它周围紧邻信号线的电压都变为高电平逻辑“ I ”。所述步骤⑵是在集成电路的测试阶段，ATE设备加载第一个测试图样；在第一个 测试图样加载了 6毫秒之后，ATE设备加载第二个测试图样；在该开路缺陷候选点物理位置接近的电源Vdd线或地Vss线上进行电流测试的准备。所述步骤(3)是在集成电路的测试阶段，在ATE设备加载第二个测试图样之后的两个时间进行电流值的采样第一次电流测试的采样时间为加载第二个测试图样之后200微秒之内，第二次电流测试的采样时间为加载第二个测试图样之后6毫秒之后；对两次电流测量的电流差值进行分析两次电流测试值之差大于若干微安的数量级，就可判断该开路缺陷候选点真正发生了互连线全开路缺陷。所述步骤(4)直接应用在所述步骤(2)之后，所述步骤(4)是在集成电路测试的失效响应分析阶段，按照步骤(2)的方式顺序加载两个测试图样，ATE设备在加载两个测试图样的整个过程，都利用示波器观察电流变化，若电流并非稳定不变，而是发生“高”-〉“低”-〉“高”的变化，且电流最小值和稳定的最大值之差为若干微安数量级，这样也可以判断发生互连线全开路缺陷。上面提出的技术方案有两种实施的方式方式(一)从所述步骤(I)到步骤(2)到步骤(3)。该方式在集成电路的测试过程中就可以判断是否发生互连线全开路缺陷，方式(一)是本专利最主要的应用方式。方式(ニ)从所述步骤⑴到步骤⑵到步骤(4)，方式(ニ)的应用情境是在集成电路的测试过程未采用方式(一)的电流差值测量方法，但是通过其它测试发现该电路存在缺陷，但无法确定缺陷类型，此时即采用方式(ニ)进行失效响应分析，就可以判断该缺陷是否为互连线全开路缺陷。本发明重点考虑深亚微米エ艺下耦合电容对互连线全开路缺陷的影响，以测量两个时间点电流差值的方式来检测互连线全开路缺陷。具有以下优点(I)测试的准确性高。与传统以固定电压型的静态故障模型检测开路缺陷相比较，本发明以耦合电容的影响为核心，考虑到开路点非固定的电学特性之动态变化特点，因此更加准确。(2)电流差值测试分辨率高。本发明测量的是电流，不是电压。而且判断是否存在互连线全开路缺陷判据不是单ー电流Iddq，而是电流差值Al。在深亚微米エ艺下芯片总的Iddq相当大，也是说整个背景静态漏电流相当大。令“(Iddq) g。。/’表示无缺陷芯片总静态漏电流。如果芯片出现了ー个互连线全开路缺陷，令“(Iddq)_ノ’表示有一个缺陷的芯片的总静态漏电流。传统单一 Iddq测试就是测这两个Iddq的差值，即(Iddq) defert与(Iddq) gOTd的差值。在深亚微米エ艺下，这两个Iddq都较大，但是这两个Iddq的差值非常小。ATE设备很难测出。
与上面単一 Iddq测试方法不同，本发明提出的电流差值方案所测量的是如果芯片出现了一个互连线全开路缺陷，仍旧令“(Iddq)吣。t”表示有一个缺陷的芯片的总静态漏电流。定义U(Itansirent)deftrt"表示加载本发明第二个测试图样后的动态电流的最小值。本发明所指的电流差值，是测量这个有缺陷芯片本身的静态漏电流与特定动态电流之差，即
(Itransicent) defect ^DDQ^ defect
的差值，这个差值就是公式(2)中的Al。该差值较大，为可观测的若干微安数量级，远远大于上面两个Iddq的差值。并且本发明所指的这个差值Al的大小与芯片总的Iddq的大小没有关系。(3)可实现性強。两次测量电流之间的时间差大于若干毫秒(mS)，满足ATE设备电流测试的建立时间(Settle Time)的要求。本发明的所指的电流差值A I大于若干微安(uA)，满足ATE设备电流测试分辨率的要求。因此，本发明提出的方法完全具备测试的可实现性。(4)无需提取电容。虽然耦合电容会影响电流的变化，但是本发明提出的方法不需要提取耦合电容的具体值。
图I互连线全开路缺陷版图剖面图；图2互连线全开路缺陷的电容与电流模型图；图3静态工作点电压图；图4静态工作点静态漏电流图；图5. I加载第二个测试图样之后200微秒内的动态电流图；图5. 2加载第二个测试图样之后800微秒内的动态电流图；图5. 3加载第二个测试图样之后6毫秒内动态电流转变为静态电流图。
具体实施例方式本发明首先提出了深亚微米互连线全开路缺陷的电容与电流模型，再基于该电容和电流模型为互连线全开路缺陷进行SPICE晶体管仿真。在分析仿真结果后推出以电流差值来测量互连线全开路缺陷的具体方案步骤。一.本发明的原理下面结合附图对本发明做进ー步详细描述本发明用测量电流的方式来检测互连线全开路缺陷。但是本发明并不仅仅利用Iddq静态漏电流，所提出的电流差值的定义也不是指两个静态漏电流之间的差值，而是指动态充放电电流和静态漏电流之间的差值。下面对本发明的基本原理进行介绍。在集成电路设计的版图中，发生开路缺陷金属线一定和一些其它信号线物理位置紧密相邻。在深亚微米エ艺下，与信号对“地”(这里的“地”指Vss，或者P型衬底)的本征电容相比，这些相邻信号线与开路金属线之间耦合电容不但不可以被近似地忽略，而且对开路缺陷点的电学特性有很大的影响。开路缺陷的版图剖面图如图I所示，开路缺陷NET4与位于相同绕行层和不同绕线层的相邻信号线之间都存在稱合电容。由于稱合电容的感应，会使得相邻信号线的逻辑状态发生跳变时，开路缺陷处的电压也会发生相应的变化，那么开路金属线所驱动的晶体管的栅极电压也发生变化，栅极电压的改变又带来了晶体管电流的变化。本发明中所指的电流差值就是特指开路金属线所驱动的晶体管在两个测试时间点上电流的差值。前一个时间点测的电流是晶体管的动态充放电电流(实际是动态电流的最小值)，后一个时间点测的电流是晶体管又回到稳定状态后的静态漏电流。本发明测量电流差值需要两 个测试图样(Test Pattern)，定义第一个测试图样的标号为[i_l]，第二个测试图样的标号为[i]。即TeSt_Pattern[i-l]表示第一个测试图样，Test_Pattern[i]表示第二个测试图样。对于图I中的耦合情况，有8根信号线与开路金属线在版图上紧密相邻，它们之间有耦合电容，所以此时每个测试图样中均包含8+1 = 9位测试向量(Test Vector)。9位测试向量从右边的最低位到左边的最高位分别表征图I中NETO到NET8的9根相邻信号线上的电压逻辑值。在第一个测试图样(Test_Pattern[i-l])中，令全部的9位测试向量都是低电平“0”:TeSt_Pattern[i-l] =“000000000”。即第一个测试图样，开路金属线的驱动端和它相邻的信号线的电压都被赋值为低电平“O”。在第二个测试图样中(Test_Pattern[i])，仅仅开路金属线的驱动端仍旧保持低电平“0”不变，而其它8根与之相邻的金属线跳变为高电平“I” Test_Pattern[i] = “111101111，，。开路缺陷的金属线NET4的驱动端电压在两个连续测试图样中持续地保持低电平“O”。如果没有耦合电容的影响(或者说在大于等于130纳米的非深亚微米エ艺下耦合电容影响仍旧很小的时候)，开路缺陷处的电压在这两个测试图样加载的整个过程中都应该始終保持不变，即保持为静态电压值。假若开路金属线上的电压不变化，该金属所驱动的晶体管的栅极电压也就始終不变。那么对于开路金属所连接的负载晶体管，在两个测试图样加载的整个过程中，流过它的电流也应该不变，并且该电流应该仅为静态漏电流IDDQ。公式(I)是忽略耦合电容影响的晶体管静态漏电流特性。Itotal = Iddq [i] = Iddq [卜 I](I)但是在深亚微米(小于130纳米)エ艺中，耦合电容的影响不但不再能被忽略，而且相对于本征电容，稱合电容的影响很大。那么在连续加载Test_Pattern[i_l]和Test_Pattern[i]这两个测试图样的过程中，虽然测试设备(ATE)赋值给开路金属开路位置前端驱动端的测试电压保持不变，但由于发生了互连线全开路缺陷，金属线在物理上完全断开，开路浮空端(指开路位置的后端，也就是连接下一级晶体管的开路金属端)的电压不再受ATE赋值电压的作用，而会随着相邻信号线同时由低电平向高电平跳变的影响，开路缺陷处电压会发生对应的高跳变。这个由于电容耦合效应感应产生的高电压，在保持一段时间后，又会逐渐回归到之前的静态电压。同样对应着开路金属上和开路金属所驱动晶体管栅极上的电压由非稳定到稳定的变化过程，加载第二个测试图样Test_Pattern[i]之后，流过该晶体管的电流也相应地经过ー个由动态电流充放电慢慢会回归到静态漏电流的过程。本发明的核心所要测的电流差值就是对应从加载第二个测试图样Test_Pattern[i]之后，晶体管电压电流发生变化直至再次回复到稳定的整个时间区间，动态电流的最小值和静态漏电流之差的绝对值，用下面的公式(2)来表达。
A I[i] = I Itransient [i]-Iddq [i](2)公式⑵中，AI[i]就是所要测量的电流差值(在本发明中也简写为Al)。!transient [i]表示加载第二个测试图样Test_Pattern[i]之后的动态电流最小值；IDDQ[i]表示加载第二个测试图样Test_Pattern[i]后，完成动态充放电，晶体管重新回到稳定状态的静态漏电流。ニ.本发明提出的深亚微米互连线全开路缺陷的电容与电流模型图2是本发明提出的深亚微米互连线全开路缺陷的电容与电流模型图。I.影响互连线全开路缺陷的电容(对图2中电容的说明)ト⑴开路缺陷的金属线与相邻金属线之间的耦合电容，包括电容Cl f :表示某一时刻逻辑值从低电平跳变为高电平的非电源信号线与开路金属线之间的耦合电容；电容Ctl f :表示该时刻逻辑值从高电平跳变为低电平的非电源信号线与开路金属线之间的耦合电容；电容Cvdd f :表示开路金属线与相邻电源线Vdd间的耦合电容；电容Cvss f :表示开路金属线与相邻地线Vss间的耦合电容。——相邻金属线与开路金属线之间的耦合电容的大小、以及相邻信号线本身逻辑状态的变化对开路点的电压和电流的变化特性起着最重要的、决定性的影响。
(2)图2中虚线右边的电容表示开路金属线所驱动负载门电路的内部栅等效电容，包括电容Cgs(p) =PMOS管栅与衬底间的电容；电容Cgd(p) =PMOS管栅与漏端的电容；电容Cgs(n) =NMOS管栅与P阱的电容；电容Cgd(n) =NMOS管栅与漏端的电容。——晶体管内部栅等效电容的具体值通过SPICE模型计算得出。ト(3)电压“Vsurf”和电容“Csurf”:“surf”是芯片表面特性效应(The ChipSurface effect)的縮写。芯片表面特性效应是指芯片整个电源网络上的电源电压降效应(IR-Drop)和芯片表面的电阻电容特性对于开路缺陷点的影响。还包括芯片制造过程中在开路金属线上累积的电荷对开路点的影响。——本发明用晶体管的静态工作点电压和静态工作点电流表征电荷累积效应的影响。虽然相邻金属线与开路金属线之间的存在耦合电容是深亚微米エ艺下开路点电学特性的最重要的影响因素。但是本发明所提出的基于电流差值的测试方法并不需要提取具体的耦合电容值。这也是本发明的优点之一。2.互连线全开路缺陷所驱动的晶体管电流模型(对图2中电流的说明)图2模型中的电流可分为两大类ト⑴晶体管的沟道电流Id-a- =PMOS管的沟道电流Ids(p):从电源线Vdd (即PMOS管的源端)，流过PMOS管的沟道，流向PMOS管的漏端的电流；-b- =NMOS管的沟道电流Ids(n):从NMOS管的漏端，流过NMOS管的沟道，流向NMOS管的源端(即地线Vss)的电流。在本发明提出的电流模型中，PMOS管和NMOS管的沟道电流的大小相等，如公式
(3)所示Id = Ids(p) = Ids(n)(3)在本发明公式⑵电流差值的定义中，所需要測量两个电流动态电流Itransimt[i]和静态漏电流IDDQ[i]也都是指晶体管的沟道电流。ATE测试动态电流Itransimt [i]和静态漏电流IDDQ[i]的测试物理位置是相同的都是测量从Vdd线上流出的电流，经过PMOS管的沟道，再经过NMOS管的沟道，流入Vss地线的电流。ト(2)晶体管的栅电流IgJANMOS管栅极和PMOS管栅极流入/流出的总栅极电流。如图2所不，栅极电流包括-a- Igs(p):从电源线Vdd(即PMOS的源端)流向PMOS管栅极的电流。-b- Igs(n):从NMOS管的栅极流向地线Vss (即NMOS源端)的电流。-C- =Idg :在PMOS、NMOS管的漏端和这两个晶体管栅极之间流动的漏栅电流之和。总的栅极电流Ig由这三部分电流共同組成。(I)当晶体管漏端的电压高于栅极电压吋，Ig由公式(4. I)表示Ig = IgS(p)+Idg_IgS(n)(I. I)(2)当晶体管漏端的电压低于栅极电压吋，Ig由公式(4. 2)表示Ig = Igs(p)-Idg-Igs(n)(4. 2)本发明测量的电流差值是沟道电流Id在不同时间点的差值，不需要測量栅极电流Ig0但是本发明提出的电流模型包括栅极电流是因为栅极电流起到重要作用首先在真正的静态情况下，晶体管栅极电压是静态工作电压，沟道电流Id和栅极电流Ig都是稳定的静态漏电流。在本发明加载第一个测试图样并等待晶体管结束翻转后，就达到这样的真正静态。此时再加载第二个测试图样，开路金属线上会随着相邻信号线的跳变和耦合电容的影响感应出高电平，开路金属所连接晶体管的栅极也是同样的高电平。这个感应出的高电平会保持一段时间。但是正是由于有栅极电流Ig的存在，随着栅极电流Ig泄放到地端(Vss)和晶体管漏端，栅极上的高电压也会慢慢降低，最終又回归到了原来的静态工作点电压。本专利两次均測量沟道电流Id，并且两次測量都是在第二个测试图样加载之后。第一个测量时间点是栅极感应出高电压时的沟道动态电流为最小值的区间，这时測量公式(2)中的Itransimt[i]。第二个测量时间点是栅极恢复到静态工作电压时的沟道静态漏电流，这时测量公式⑵中的IDDQ[i]。电流测试的具体时间和电流差的准确值在“晶体管电流仿真結果”，和“本发明所提出方法的实践步骤”中进行更详细地说明。三.晶体管电流仿真结果本发明基于台积电(TSMC)40纳米数字CMOSエ艺进行晶体管级电路仿真。本发明中所有SPICE结果都是基于这样的电路结构开路金属线驱动一个反相器的栅极。图3、图、4、图5. I、图5. 2、以及图5. 3均显示的是该反相器中NMOS晶体管电压、电流特性的SPICE
仿真結果。I.静态工作点电压和静态沟道漏电流(加载第一个测试图样并达到稳定后的电学特性)图3是NMOS管静态工作点的电压图，也就是开路缺陷处的静态工作点电压图。图3中的两条曲线分别代表电压初始值为高电平和低电平的电压特性曲线。从仿真结果可以看出静态工作点电压与电压初始状态无关。无论开路缺陷处的初始状态是低电平(逻辑值为0，电压值为0V)、还是高电平(逻辑值为1，电压值为I. 2V)，经过6毫秒(mS)左右的时间，由于晶体管栅极电流Ig的充放电，晶体管的栅极电压都会回到稳定的静态工作点电压。如图3标注的，开路缺陷处的静态工作点电压(即晶体管的栅极电压)值为559. 73毫伏(mV)。
图4是NMOS管静态沟道漏电流图。图4中的两条曲线分别代表初始电压为高电平和低电平的沟道电流Id特性曲线。同样，从仿真结果可以看出NM0S管完成充放电之后的，本征沟道静态漏电流的大小也与初始电压状态无关。无论开路缺陷处的初始状态是低电平(逻辑值为0，电压值为0V)、还是高电平(逻辑值为1，电压值为I. 2V)，经过6毫秒(mS)左右的时间，当晶体管的栅极电压回到稳定的静态工作点电压时，沟道Id也回归为静态漏电流，且保持不变。如图4标注的，NMOS管的本征静态沟道漏电流为6. 608微安(uA)。产生这个静态漏电流的最主要原因是此时NMOS和PMOS都处于亚阈导通状态的亚阈漏电流。2.动态电流(加载第二个测试图样后的电学特性)加载第二个测试图样之后，NMOS晶体管沟道电流I/变化的整个过程连续地显示在图5. I、图5. 2和图5. 3中。(I)图5. I显示的时间区间最短，着重显示加载第二个测试图样后在200微秒(uS)的时间区间内，NMOS晶体管沟道动态电流的变化曲线。当加载第一个测试图样6毫秒之后，NMOS晶体管沟道Id为稳定大小为6. 608微安(uA)的静态漏电流。但随着加载第二个测试图样，NMOS晶体管沟道Id瞬间地减小到仅为15. 5皮安(PA)，这也是整个测试过程中沟道电流的最小值。Id值瞬间减小的原因是第二个测试图样开路金属线周围的信号线同时发生逻辑高跳变，在NMOS和PMOS管的栅极，也就是开路金属线上，由于耦合电容的影响，感应至高电平。对PMOS管来说，相比较之前的亚阈导通状态，此时其栅极和源端的电压差进ー步减小，PMOS进入更深的断开状态，PMOS的亚阈漏电流很小，也就是说深断开状态下亚阈漏电流Ids(p)的最小值仅为15. 5皮安(pA)。从公式(3)可知，沟道动态漏电流的最小值也等于15. 5皮安(pA)。在这个最小值之后，沟道动态漏电流慢慢増大，在200微秒(uS)时也才刚达到346.8纳安(nA)，仍旧非常小。从图5. I还可以看出在小于200微秒(uS)的时间区间内，电流变化很缓慢。因此，本发明的第一次测电流时间为在施加第二个测试图样之后200微秒(uS)的时间区间内都可以。而此时测得的小动态电流就是公式⑵中的Itansi6nt[i]。(2)图5. 2显示的时间区间稍长ー些，着重显示加载第二个测试图样后在800微秒(uS)的时间区间内，NMOS晶体管沟道动态电流的变化曲线。图5. 2所显示的时间包括图5. I的变化区间。从图5. 2可以看出沟道动态漏电流増大的速度变快，在800微秒(uS)时刻已经达到6. 47微安(uA)，几乎已经达到本征静态漏电流。不能在这个区间进行測量。
(3)图5. 3是整体显示从加载第二个测试图样到之后大于6毫秒(mS)的时间区间内，NMOS晶体管沟道电流从动态电流逐步转化为静态漏电流的整个过程。图5. 3所显示的时间包括图5. I和图5. 2的变化区间。在大于6毫秒(mS)之后，沟道电流重新恢复为静态漏电流。本发明的第二次测电流时间在施加第二个测试图样6毫秒(mS)之后的时刻进行測量。而此时测得的静态漏电流就是公式⑵中的IDDQ[i]。由SPICE仿真结果得出的结论本发明连续加载两个特意的测试图样。如果在怀疑开路的金属线上缺陷并没有没有真正出现，由于其上施加的测试向量始終为低电平“ 0”，所以它驱动的晶体管的电流在测试过程中保持稳定的静态漏电流。那么两次电流测量后得到的电流差值应该等于零，ATE设备认为非缺陷点两次测量不存在电流差。但是如果怀疑开路的金属线上确实发生了全开路缺陷，那么两次电流測量后得到的电流差值应该是几个微安(uA)。也就是说当电流差为若干微安(uA)数量级时，就说明 该金属线上确实出现了互连线开路缺陷。ATE设备电流測量精度可以良好地分辨若干微安(uA)数量级的电流差值。而且，通过针对开路缺陷的SPICE晶体管仿真的结果可以得出关于本发明具有可实现性的结论(I)两次测量电流之间的时间差大于若干毫秒(mS) JiiATE设备电流测试的建立时间(Settle Time)的要求。(2)公式⑵中的电流差值大于若干微安(uA)，满足ATE设备电流测试分辨率的要求。因此，本发明提出的方法完全具备测试的可实现性。四.本发明所提出方法的实施步骤步骤(I):是在集成电路设计阶段，针对发生开路缺陷可能性高的开路缺陷候选点，从芯片版图上获取有哪些其它信号线与该开路缺陷候选点物理位置紧密相邻的信息；基于这些信息，在集成电路设计阶段，在可测性设计的测试向量生成吋，DFT工程师对自动测试向量生成的工具设置约束条件，针对某个开路缺陷候选点，生成两个特意的测试图样；这两个测试图样为第一个测试图样使得驱动开路候选点的电压和它周围紧邻信号线的电压都为低电平逻辑“0”;第二个测试图样使得驱动开路候选点的电压仍旧为“0”，而它周围紧邻信号线的电压都变为高电平逻辑“ I ”。步骤(2):是在集成电路的测试阶段，ATE设备加载第一个测试图样；在第一个测试图样加载了 6毫秒之后，ATE设备加载第二个测试图样；在该开路缺陷候选点物理位置接近的电源Vdd线或地Vss线上进行电流测试的准备。步骤⑶是在集成电路的测试阶段，在ATE设备加载第二个测试图样之后的以下两个时间进行电流值的采样第一个电流测试米样时间为加载第二个测试图样之后200微秒之内；第二个电流测试采样时间为加载第二个测试图样之后6毫秒之后。然后，对两次电流测量的电流差值进行分析两次电流测试值之差大于若干微安的数量级，就可判断该开路缺陷候选点真正发生了互连线全开路缺陷。另外还有ー种应用于失效响应分析步骤，与步骤(3)平行，本发明将其称为步骤⑷。
步骤⑷直接应用步骤⑵之后，在集成电路测试的失效响应分析阶段，ATE设备在加载两个测试图样的整个过程，都利用示波器观察电流变化，若电流并非稳定不变，而是发生“高”-〉“低”-〉“高”的变化，且电流最小值和稳定的最大值之差为若干微安数量级，这样也可以判断发生互连线全开路缺陷。本发明提出的实施步骤有两种应用方式方式一:从所述步骤(I)到步骤(2)到步骤(3)，该方式在集成电路的测试过程中就可以判断是否发生互连线全开路缺陷。方式ー是本专利最主要的应用方式。方式ニ 从所述步骤(I)到步骤(2)到步骤(4)。方式ニ的应用情境是在集成电路的测试过程未采用方式一的电流差值测量方法，但是通过其它测试发现该电路存在缺陷，但无法确定缺陷类型，此时即采用方式ニ进行失效响应分析，就可以判断该缺陷是否为互连线全开路缺陷。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述掲示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，仍属于本发明技术方案的范围内。
权利要求
1.一种用电流差值来检测互连线全开路缺陷的方法，其特征在于，包括以下步骤 (1)首先针对疑似存在开路缺陷的金属线，从芯片版图上获取有哪些信号线与该开路缺陷候选点物理位置紧密相邻的信息，基于该信息生成两个特意形式的测试图样； (2)顺序地加载两个测试图样； (3)ATE设备在第二个测试图样加载之后的两个规定的时间进行电流测量，若两次测量的电流差值大于几个微安，则可以判断发生了互连线全开路缺陷； (4)ATE设备在加载两个测试图样的整个过程，都利用示波器观察电流变化，若电流值发生“高”-〉“低”-〉“高”的变化，且电流最小值和稳定后的最大值之差为若干微安数量级，这样也可以判断发生了互连线全开路缺陷。
2.如权利要求I所述的方法，其特征在于 所述步骤(I)是在集成电路设计阶段，针对发生开路缺陷可能性高的开路缺陷候选点，从芯片版图上获取有哪些其它信号线与该开路缺陷候选点物理位置紧密相邻的信息；基于这些信息，在集成电路设计阶段，在可测性设计的测试向量生成吋，DFT工程师对自动测试向量生成的工具设置约束条件，针对某个开路缺陷候选点，生成两个特意的测试图样；这两个测试图样为第一个测试图样使得驱动开路候选点的电压和它周围紧邻信号线的电压都为低电平逻辑“0”;第二个测试图样使得驱动开路候选点的电压仍旧为“O”，而它周围紧邻信号线的电压都变为高电平逻辑“ I ”。
3.如权利要求I所述的方法，其特征在于 所述步骤(2)是在集成电路的测试阶段，ATE设备加载第一个测试图样；在第一个测试图样加载了 6毫秒之后，ATE设备加载第二个测试图样；在该开路缺陷候选点物理位置接近的电源Vdd线或地Vss线上进行电流测试的准备。
4.如权利要求I所述的方法，其特征在于 所述步骤(3)是在集成电路的测试阶段，在ATE设备加载第二个测试图样之后的两个时间进行电流值的采样第一次电流测试的采样时间为加载第二个测试图样之后200微秒之内，第二次电流测试的采样时间为加载第二个测试图样之后6毫秒之后；对两次电流测量的电流差值进行分析两次电流测试值之差大于若干微安的数量级，就可判断该开路缺陷候选点真正发生了互连线全开路缺陷。
5.如权利要求I所述的方法，其特征在于 所述步骤⑷直接应用在所述步骤⑵之后，所述步骤⑷是在集成电路测试的失效响应分析阶段，按照步骤⑵的方式顺序加载两个测试图样，ATE设备在加载两个测试图样的整个过程，都利用示波器观察电流变化，若电流并非稳定不变，而是发生“高”-〉“低”-〉“高”的变化，且电流最小值和稳定的最大值之差为若干微安数量级，这样也可以判断发生互连线全开路缺陷。
6.如权利要求I所述的方法，其特征在于 所述方法按照从所述步骤(I)到步骤(2)到步骤(3)的方式，该方式在集成电路的测试过程中判断是否发生互连线全开路缺陷。
7.如权利要求I所述的方法，其特征在于 所述方法按照从所述步骤(I)到步骤(2)到步骤(4)方式，进行失效响应分析，判断该缺陷是否为互连线全开路缺陷。
全文摘要
本发明公开了一种用电流差值来检测互连线全开路缺陷的方法。包括以下步骤首先针对疑似存在开路缺陷的金属线，生成两个特意形式的测试图样；顺序地加载两个测试图样，ATE设备在第二个测试图样加载之后的两个规定的时间进行电流测量；若两次测量的电流差值大于若干微安的数量级，则可以判断发生了互连线全开路缺陷。本发明的有益效果是重点考虑深亚微米工艺下耦合电容对互连线全开路缺陷的影响，对开路的判断更加准确；电流差值测试比单一IDDQ测试的分辨率高；测试的可实现性强；不需要提取耦合电容值。
文档编号G01R31/28GK102645604SQ201210008460
公开日2012年8月22日 申请日期2012年1月11日 优先权日2012年1月11日
发明者唐凯, 韦素芬 申请人:集美大学