专利名称：一种sar数据接收处理系统及方法
技术领域：
本发明涉及一种SAR数据接收处理系统及方法。
背景技术：
合成孔径雷达是一种具有全天时、全天候成像能力的科学仪器，如何在星载遥感应用中充分有效的应用这种仪器，越来越得到世界各国的重视。实时高效的SAR(合成孔径雷达)原始数据发送接收处理器是现代星载SAR系统中一个关键的分机。其中包括SAR数据压缩、分包打格式、解包解格式和解压缩等技术。因为SAR系统具有较大的测绘带宽和系统动态范围，其回波信号采样、存储与传输具有相当大的数据量和数据率。数传系统所提供的数据传输能力往往不能满足对数据的实时传输要求，导致卫星到地面的高数据传输瓶颈成为发展星载合成孔径雷达所必须解决的一个关键问题。SAR数据接收处理器是数传系统中关键的分机之一。在数传系统中，因为接收处理是数据的恢复处理，实时性不强，具体包括数据解格式和解压缩两个部分。为了提高系统的实时性，一般是在解格式后并行进行多路数据的解压缩处理。由于SAR原始数据可近似为具有未知方差的零均值高斯分布，所以可以把整个SAR数据集沿方位和距离向分成若干小块，每一小块数据可以认为是具有稳态特性的零均值高斯分布，并且其分布可由其均方根σ唯一确定。常用的SAR数据压缩算法是把一帧SAR数据分成32χ 32的小块，然后在这些小块中进行压缩的，不同的SAR校飞模式，其帧数据幅宽是变化的，最大到96000*32， 对于I，Q两路，也就是要对6000个32*32的压缩后小块数据进行解压缩。如果采用全并行方案，控制时序是简单，但是在单片FPGA芯片上实现，资源是远远不够的。如果采用串行方案，实时性会很差。
发明内容
本发明所要解决的技术问题是针对现有技术的不足，提供一种能够合理利用硬件资源、实时高速的SAR数据接收处理系统及方法。本发明包括如下技术方案一种SAR数据接收处理系统，所述SAR数据接收处理系统在一片FPGA芯片上实现；包括解格式处理模块、压缩码流缓存单元、8路解压缩处理模块、乒乓缓存模块和接口缓存单元；其中每路解压缩处理模块包括串并/并串单元、解压缩单元和串并单元；解格式处理模块用于对接收的格式帧提取格式帧头和带压缩帧头的压缩码流，并将压缩码流写入压缩码流缓存单元，通过控制压缩码流缓存单元的读操作将压缩码流分成8路均值数据和块压缩数据；每路解压缩处理模块接收相应的均值数据和块压缩数据；串并/并串单元对块压缩数据进行串并和并串转换处理；解压缩单元对转换后的压缩数据和经过延时处理的均值数据按照解压缩处理算法进行解压缩得到小块的恢复数据；串并单元对恢复数据进行串并变换，并将其写入到乒乓缓存模块中；乒乓缓存模块对小块的恢复数据进行拼接，形成一帧数据后缓存到SRAM中，通过对SRAM的乒乓操作，连续的将恢复数据送到接口缓存单元中。在一 SAR数据帧的正程内将该帧压缩数据写入所述压缩码流缓存单元，在当前 SAR数据帧的逆程内从压缩码流缓存单元读出压缩数据，然后通过8路解压缩处理模块对该帧数据进行处理，通过乒乓缓存模块拼接成一帧恢复数据；在下一个SAR数据帧的逆程内进行下一个SAR数据帧的处理。所述解压缩处理算法采用3bit块自适应量化算法。本发明与现有技术相比具有如下优点由于硬件资源和规模的限制，对于不同的校飞模式，有192到6000个32*32的小块SAR数据进行解压缩，这是不可能在一片XC5VSX95T芯片中实现的。如果串行对这些小块的进行解压缩，实时性根本无法满足。本发明选择8路解压缩并行处理，是上述全并行和全串行处理的折中，能够合理利用硬件资源，实时性强。
图I为本发明的SAR数据接收处理系统框图；图2为本发明的SAR数据输出时序图；图3为SAR恢复数据拼接框图；图4为SRAM读写数据示意图；图5为本发明的SAR数据接收处理时序图。
具体实施例方式下面就结合附图对本发明做进一步介绍。SAR数据发送接收处理中的关键模块是SAR数据的压缩和解压缩算法设计。分析表明，SAR回波信号的实部和虚部都可近似为具有未知方差的零均值高斯分布，且回波信号功率是距离和脉冲的慢变化函数，所以充分利用SAR回波信号的这种统计特性，可以把整个回波数据集沿方位和距离向分成若干小块，从而每一小块数据可以认为是具有稳态特性的零均值高斯分布，并且其分布可由其均方根σ唯一确定。块大小的选择应遵循以下原则块必须足够小以保证每一小块中SAR数据的σ恒定，同时块又必须足够大以保证能有效估计出每一块的σ。具体块大小要根据有关系统参数确定。本发明选择32*32的块作为压缩处理块，并采用3bit块自适应量化算法进行数据的压缩和解压缩。压缩算法的原理性实现步骤如下(I)将原始数据分成若干小块，估算这个小块内的样本标准差；(2)应用这个标准差将块内数据归一化，使之符合均值为零，方差为I的标准高斯分布；(3)以(0，1)高斯分布为基础，预先计算好判决电平以及量化电平；(4)将归一化的数据与判决电平比较得到量化后的码字。具体可以参考如下文献崔嵬等，3bit 块自适应量化算法的FPGA实现，北京理工大学学报，Vol. 25，No. 2，Feb. 2005。上述压缩算法在每一个32*32小块中将Sbit的数据压缩成3bit，对于一个32*32小块，压缩完后数据量为(32*32)*3/8 = 384 字节。相应的接收处理中解压缩算法实现步骤如下(I)接收压缩码流数据，分离各数据块码流数据、和均值数据；(2)根据码流数据查找对应的输出量化电平；(3)将均值数据与输出量化电平计算得到恢复后的数据；(4)将恢复后的各小块数据进行拼接，形成一帧恢复SAR数据。另外，上述解压缩算法也可以用方差数据代替均值数据进行处理。本发明的SAR数据接收处理系统如图I所示，其是在一片FPGA芯片XC5VSX95T上实现的，功能包括数据解格式、解压缩、数据拼接和与DSP的接口通信等。由于接收到的是帧长为1024字节的AOS (高级在轨系统)格式帧，首先必须进行解格式处理，提取出带压缩帧头的有效数据，再按照解压缩算法实现步骤进行解压缩处理，最后对恢复数据进行拼接， 并送到后端的SAR成像DSP模块中。对于一帧原始数据，卫星发送处理过程中将其分成32x32小块进行压缩，而且一帧数据传输的逆程时间比较长。利用这一特点，经过时序分析和计算，考虑FPGA芯片的资源利用率，选择8个32x 32小块并行解压缩的方案进行处理，最后再对小块的恢复数据进行拼接，形成一帧数据后缓存到SRAM中，通过对SRAM的乒乓操作，连续的将恢复数据送到与SAR成像DSP模块接口缓存中，供后续的SAR成像处理。SAR数据接收处理系统与SAR成像DSP模块是通过在FPGA中分配缓存单元，控制缓存单元的读写握手信号，运用EMIFA方式进行通信的。具体的硬件实现框图如图I所示。首先接收卫星发送的输入时钟和Sbit并行压缩后打包数据，解格式处理模块对数据进行2次帧同步处理。第一次是提取AOS格式帧头处理，第二次是提取压缩帧头处理。由于压缩编码是把一帧压缩码流数据打包成1024字节长度的AOS帧格式输出，对于一帧SAR压缩码流数据，会打包成几百甚至上千个AOS格式帧，这些帧有固定的帧头数据 1ACFFC1D和格式，当检测到帧头数据后，就认为其后是有效压缩码流数据并接收，最终连续的将这些数据传给下个功能模块。解格式处理模块对每个1024字节的格式帧解析出有效的压缩码流数据后，并检测这些数据中是否有压缩帧头数据，如果有，就认为是一帧有效码流数据的开始，并连续的接收下这帧数据，存储在内部FI FO中，也就是压缩码流缓存单元。 考虑后端的8路并行解压缩处理模块输入要求，从FIFO中读出数据时，每次只读出8倍的数据量，并用计数器分离出8路有效的块压缩数据和均值数据，输出到解压缩处理模块中。 具体方法如下FIF0有读写使能端口，从接收一帧码流数据开始，到下一帧数据到来这段时间内，写使能一直有效。写完一帧数据以后，读数据开始，对于本发明，就是每次用8倍的输入时钟从压缩码流缓存单元读出数据，计数器计数。由于码流数据存放是按照先存一个字节的均值，再连续存放一个32*32小块压缩数据的，当计数器等于I时就读出第一个小块的均值数据，等于2到385时，就读出这个小块的压缩数据，并将该块的均值数据和码流数据送到第一路解压缩处理模块中；当计数器等于386时读出第二个小块的均值数据；等于 387到770时，读出第二个小块的压缩数据，并送到第二路解压缩单元中，依次类推，分离出 8路块压缩数据和均值数据，输出到解压缩处理模块中。8路块压缩数据和均值数据分别送到8个独立的解压缩处理模块中，这8个解压缩处理模块功能相同。解压缩处理模块包括串并/并串单元、解压缩单元和串并单元；串并 /并串单元对压缩数据进行串并/并串处理，包括8bit并成48bit，48bit串成3bit ;解压缩单元对这3bit压缩数据和经过延迟处理后的均值数据按照上述的解压缩处理算法中的实现步骤(2)和(3)进行处理。处理完成后，恢复数据是8bit，为了节约处理时间，串并单元对这8路Sbit的恢复数据进行串并变换，最后，并成2路32bit数据(32bit数据是后端 DSP成像单元要求的数据格式)输出到后端的乒乓缓存模块。
FPGA是在一个个时钟节拍下完成数据的处理。因为星上压缩单元是把每3bit的压缩数据拼接成8bit进行数据传输，所以在本发明的SAR数据接收处理系统的解压缩模块就得把这Sbit数据还原成3bit数据送到解压缩单元中。数字电路的时钟必须是整数的， 要把Sbit数据还原成3bit数据，就得取3和8的公约数，比如24，48等。对于串并转换功能，相当于要对输入时钟进行6分频，也就是对Sbit数据移位并成48bit，在分频钟下输出， 硬件是可行的；对于并串转换功能，要在输入时钟节拍下从48bit输出3bit，就需要16次的移位寄存，串成3比特数据输出。乒乓缓存模块包括两个SRAM =SRAMl和SRAM2，乒乓缓存模块的功能是把恢复数据拼接成一帧数据，并乒乓存储在SRAM中。由于解压缩后每个块同步正程的32*32个数据在实际SAR 二维数据位置如下图3所示按照从左到右、从上到下排列，其中，根据不同的校飞模式，Ns的范围为3072-96000。因此需要把每8个并行解压缩处理后的若干个块按照图3 所示，从左到右拼接为一帧数据。具体是控制SRAM的读写使能和读写地址，将恢复数据顺序的写入SRAM中，按照图3所示像素在图像中的位置，用C语言生成读出时的地址，就可以将这些小块的恢复数据拼接成一帧数据，高速的输出到与接口缓存单元。图4为恢复数据在SRAM中的读写操作示意图。写数据是按照压缩码流帧格式定义的顺序写入，即II、Q1、
12、Q2、......INs/32、QNs/32，图示中的Il (0-1023)代表Il块数据在SRAM中的存放地址
是从O到1023，Ql (1024-2047)代表Ql块数据在SRAM中的存放地址是从1024到2047，依次类推。读出的时候，是先全部读出I路的数据，再读出Q路的数据，即读出数据按照II、
12、...、INs/32、Ql、Q2、· · ·、QNs/32。根据图I的硬件实现方法，本发明的SAR数据接收处理系统输出的时序图如图2 所示。其中，帧同步信号高电平对应有效数据，为帧正程；低电平对应无效数据，为帧逆程。 帧正程根据SAR数据不同应用模式，从3072到96000个时钟变化，帧逆程可变。每个帧正程范围内包括一路I或Q路的块同步信号，块同步信号个数从3072/32 = 96到96000/32 = 3000变化，其中块同步信号中，高电平对应32*32个有效数据，低电平对应无效数据。辅助数据使能与帧同步信号上升沿对齐，可以延后，使能高电平对应有效的辅助数据，共90个时钟。现有的接收处理系统是在帧同步信号正程内写入帧I压缩数据后，一般是在下一个帧同步信号上升沿来临后，即在写帧2压缩数据这段时间内完成帧I的接收处理，时延很大，实时性很差。考虑SAR数据传输时序，由于一帧数据的逆程时间比较长，可以充分利用这一特点，如图5所示，本发明是在帧正程内写完一帧压缩数据后，在帧逆程内就对该帧进行处理，在下一个帧逆程内进行下一帧的接收处理。具体实现过程是，在帧I正程时间内， 将帧I压缩码流数据写入压缩码流缓存单元中，在帧I逆程时间内，从压缩码流缓存单元读出帧I压缩码流数据并处理，将处理结果写入SRAMl中；在帧2正程时间内，将帧2压缩码流数据写入压缩码流缓存单元中，在帧2逆程时间内，读出帧2压缩数据并处理，将处理结果写入SRAM2中，同时从SRAMl中读出帧I恢复数据；在帧3正程时间内，将帧3压缩码流数据写入压缩数据缓存中，在帧3逆程时间内，读出帧3压缩数据并处理，结果写入SRAMl 中，同时从SRAM2中读出帧2恢复数据，SRAMl和SRAM2按照这种乒乓交互方式，连续的将每帧恢复数据送到接口缓存单元中。SRAM的读写操作过程中，写钟用8倍高速钟，读钟同输入时钟，最终实时连续的将恢复数据送到成接口缓存单元中。
本发明的SAR数据接收处理系统与DSP成像模块中的通信接口是通过在FPGA中采用FIFO缓存(接口缓存单元)来实现的。FPGA和DSP共同控制FIFO的读写使能。如果FPGA端口上的数据已准备好，就发出读指示，DSP取走数据；如果DSP已经处理完数据， 就发出写指示，FPGA送出数据，两者通过控制接口缓存单元的读写信号，运用DSP的EMIFA 方式进行交互通信。本发明未详细说明部分属本领域技术人员公知常识。
权利要求
1.一种SAR数据接收处理系统，其特征在于所述SAR数据接收处理系统在一片FPGA 芯片上实现；包括解格式处理模块、压缩码流缓存单元、8路解压缩处理模块、乒乓缓存模块和接口缓存单元；其中每路解压缩处理模块包括串并/并串单元、解压缩单元和串并单元;解格式处理模块用于对接收的格式帧提取格式帧头和带压缩帧头的压缩码流，并将压缩码流写入压缩码流缓存单元，通过控制压缩码流缓存单元的读操作将压缩码流分成8路均值数据和块压缩数据；每路解压缩处理模块接收相应的均值数据和块压缩数据；串并/并串单元对块压缩数据进行串并和并串转换处理；解压缩单元对转换后的压缩数据和经过延时处理的均值数据按照解压缩处理算法进行解压缩得到小块的恢复数据；串并单元对恢复数据进行串并变换，并将其写入到乒乓缓存模块中；乒乓缓存模块对小块的恢复数据进行拼接，形成一帧数据后缓存到SRAM中，通过对 SRAM的乒乓操作，连续的将恢复数据送到接口缓存单元中。
2.采用权利要求I所述的SAR数据接收处理系统进行SAR数据接收处理的方法，其特征在于在一 SAR数据帧的正程内将该帧压缩数据写入所述压缩码流缓存单元，在当前SAR 数据帧的逆程内从压缩码流缓存单元读出压缩数据，然后通过8路解压缩处理模块对该帧数据进行处理，通过乒乓缓存模块拼接成一帧恢复数据；在下一个SAR数据帧的逆程内进行下一个SAR数据帧的处理。
3.如权利要求2所述的方法，其特在在于所述解压缩处理算法采用3bit块自适应量化算法。
全文摘要
本发明公开了一种SAR数据接收处理系统及方法，在一片FPGA芯片上实现；包括解格式处理模块、压缩码流缓存单元、8路解压缩处理模块、乒乓缓存模块和接口缓存单元；其中每路解压缩处理模块包括串并/并串单元、解压缩单元和串并单元；在一SAR数据帧的正程内将该帧压缩数据写入所述压缩码流缓存单元，在当前SAR数据帧的逆程内从压缩码流缓存单元读出压缩数据，然后通过8路解压缩处理模块对该帧数据进行处理，通过乒乓缓存模块拼接成一帧恢复数据；在下一个SAR数据帧的逆程内进行下一个SAR数据帧的处理。本发明能够合理利用硬件资源，实时性强。
文档编号G01S13/90GK102608579SQ20121005174
公开日2012年7月25日 申请日期2012年2月29日 优先权日2012年2月29日
发明者孙文方, 程亚娟, 邵应昭 申请人:西安空间无线电技术研究所