一种旋转编码器二相信号处理电路及其信号处理方法
【专利摘要】本发明射频识别领域，公开了一种旋转编码器二相信号处理电路及其信号处理方法。本发明中，包含：信号转换单元、脉冲发生单元和触发单元；信号转换单元的输入端作为二相信号处理电路的输入端，触发单元的输出作为二相信号处理电路的输出端；信号转换单元对二相信号进行处理，输出串行数据；脉冲发生单元处理串行数据，输出脉冲信号；触发单元对脉冲信号进行锁存，输出旋转脉冲输出信号；其中，信号转换单元包含门电路，脉冲发生单元包含触发器，触发单元包含触发器。利用简单的电路单元，即可将旋转编码器输出的二相信号处理为稳定独立的脉冲信号，使得简化旋转编码器二相信号处理电路结构，降低其成本。
【专利说明】一种旋转编码器二相信号处理电路及其信号处理方法
【技术领域】
[0001]本发明涉及信号处理领域，特别涉及旋转编码器二相信号处理的技术。
【背景技术】
[0002]旋转编码器是将旋转位置或旋转量转换成模拟或数字信号的机电设备。一般装设在旋转物体中垂直旋转轴的一面。旋转编码器用在许多需要精确旋转位置及速度的场合，如工业控制、机器人技术、专用镜头、计算机输入设备(如鼠标及轨迹球)等。双路输出的旋转编码器输出两组A/B相位差90度的脉冲，通过这两组脉冲不仅可以测量转速，还可以判断旋转的方向。旋转编码器在实际生活中有很广泛的应用。
[0003]现有的技术中，旋转编码器输出的二相信号需要利用单片机对二相信号进行采集，再通过程序处理的方法实现。这样就需要在前期进行单片机开发和程序设计，实现方法复杂，设计使用成本高，可靠性差。
【发明内容】
[0004]本发明的目的在于提供一种旋转编码器二相信号处理电路及其信号处理方法，使得简化旋转编码器二相信号处理电路结构，降低其成本。
[0005]为解决上述技术问题，本发明提供了一种旋转编码器二相信号处理电路，包含:信号转换单元、脉冲发生单元和触发单元；
[0006]所述信号转换单元的输入端作为所述二相信号处理电路的输入端，所述信号转换单元的输出端与所述脉冲发生单元的输入端连接，所述脉冲发生单元的输出端与所述触发单元的输入端连接，所述触发单元的输出作为所述二相信号处理电路的输出端；
[0007]所述信号转换单元对所述二相信号进行处理，输出串行数据；所述脉冲发生单元处理所述串行数据，输出脉冲信号；所述触发单元对所述脉冲信号进行锁存，输出旋转脉冲输出信号；
[0008]其中，所述信号转换单元包含门电路，所述脉冲发生单元包含触发器，所述触发单元包含触发器。
[0009]本发明还供了一种基于上述旋转编码器二相信号处理电路的信号处理方法，其特征在于，包含以下步骤:
[0010]利用所述信号转换单元对所述二相信号进行处理，输出串行数据；
[0011]利用所述脉冲发生单元处理所述串行数据，输出脉冲信号；
[0012]利用触发单元对所述脉冲信号进行锁存，输出旋转脉冲输出信号；
[0013]其中，所述信号转换单元包含门电路，所述脉冲发生单元包含触发器，所述触发单元包含触发器。
[0014]本发明实施方式相对于现有技术而言，主要区别及其效果在于:本发明实施方式是通过信号转换单元首先将二相信号转换为串行数据，再由脉冲发生单元将串行数据转换为脉冲信号，最后由触发单元对脉冲信号进行锁存，得到旋转脉冲输出信号。利用简单的门电路及触发器组成的电路，即可将旋转编码器输出的二相信号处理为稳定独立的脉冲信号，也就是得到旋转脉冲输出信号。使得简化旋转编码器二相信号处理电路结构，降低其成本。
[0015]作为进一步改进，所述信号转换单元包含六个与非门，所述脉冲发生单元包含一个触发器，所述触发单元包含一个触发器和一个反相器。进一步限定了各个电路单元包含的电子元器件及其数量，使得本发明实施方式中各个电路单元均具备可实现性，保证了本发明实施方式的可行性。
[0016]作为进一步改进，所述信号转换单元包含八个与非门，所述脉冲发生单元包含两个触发器，所述触发单元包含两个个触发器和两个反相器。进一步限定了各个电路单元包含的电子元器件及其数量，使得本发明实施方式中各个电路单元均具备可实现性，保证了本发明实施方式的可行性。
【专利附图】
【附图说明】
[0017]图1是根据本发明第一实施方式的旋转编码器二相信号处理电路逻辑示意图；
[0018]图2是根据本发明第二实施方式的旋转编码器二相信号处理电路结构示意图；
[0019]图3(a)是根据本发明第二实施方式的旋转编码器二相信号；
[0020]图3 (b)是根据本发明第二实施方式的旋转编码器二相信号变化顺序示意图；
[0021]图4是根据本发明第二实施方式的旋转编码器二相信号处理电路的输入与输出信号波形图；
[0022]图5是根据本发明第三实施方式的旋转编码器二相信号处理电路结构示意图；
[0023]图6是根据本发明第三实施方式的旋转编码器二相信号处理电路的输入与输出信号波形图；
[0024]图7是根据本发明第四实施方式的旋转编码器二相信号处理电路结构示意图；
[0025]图8是根据本发明第五实施方式的信号处理方法流程图。
【具体实施方式】
[0026]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
[0027]本发明的第一实施方式涉及一种旋转编码器二相信号处理电路，如图1所示，包含:信号转换单元、脉冲发生单元和触发单元。
[0028]信号转换单元的输入端作为二相信号处理电路的输入端，信号转换单元的输出端与脉冲发生单元的输入端连接，脉冲发生单元的输出端与触发单元的输入端连接，触发单兀的输出作为二相信号处理电路的输出端。
[0029]信号转换单元对二相信号进行处理，输出串行数据；脉冲发生单元处理串行数据，输出脉冲信号；触发单元对脉冲信号进行锁存，输出旋转脉冲输出信号。
[0030]其中，信号转换单元包含门电路,脉冲发生单元包含触发器,触发单元包含触发器。
[0031]本实施方式相对于现有技术而言，主要区别及其效果在于:本实施方式是通过信号转换单元首先将二相信号转换为串行数据，再由脉冲发生单元将串行数据转换为脉冲信号，最后由触发单元对脉冲信号进行锁存，得到旋转脉冲输出信号。利用简单的门电路及触发器组成的电路，即可将旋转编码器输出的二相信号处理为稳定独立的脉冲信号，也就是得到旋转脉冲输出信号。使得简化旋转编码器二相信号处理电路结构，降低其成本。
[0032]具体的说，本实施方式中，信号转换单元主要由与非门构成，由于不需要采用单片机对二相信号进行采集，也就不需要进行单片机的开发及程序设计，不仅降低了前期设计成本，也降低了本实施方式中二相信号处理电路的硬件成本。
[0033]本发明的第二实施方式同样涉及一种旋转编码器二相信号处理电路，本实施方式是对第一实施方式的具体细化，给出了第一实施方式的电路中各个逻辑单元的具体电路结构，包含的电子元器件及其数量，本实施方式中可将二相信号处理转换为顺时针旋转脉冲信号，使得本实施方式中各个电路单元均具备可实现性，保证了本实施方式的可行性。
[0034]具体的说，信号转换单元包含六个与非门，脉冲发生单元包含一个触发器，触发单元包含一个触发器和一个反相器。其电路结构图如图2所示，具体如下:
[0035]信号转换单元包含第一与非门101、第二与非门102、第三与非门103、第四与非门104、第五与非门105和第六与非门106。
[0036]第一与非门101的sel端、第二与非门102的sel端和第五与非门105的sel端连接在一起作为二相信号处理电路的第一输入端B ;第三与非门103的sel端、第四与非门104的sel端和第六与非门106的sel端连接在一起,作为二相信号处理电路的第二输入端A0
[0037]第一与非门101、第二与非门102和第五与非门105的两个输入端分别接高电平VCC与接地GND，第一与非门101的输出端与第四与非门104的第一输入端相连，第四与非门104的第二输入端接地GND ;第二与非门102的输出端与第三与非门103的第二输入端相连，第三与非门103的第一输入端接地GND ;第五与非门105的输出端与第六与非门106的第一输入端相连，第六与非门106的第二输入端接地GND。
[0038]第三与非门103的输出端与脉冲发生单元的数据DATA端和清零端CLR相连，第四与非门104的输出端与脉冲发生单元的时钟端CLK相连。
[0039]第六与非门106的输出端与触发单元的时钟端CLK相连，脉冲发生单元的正相Q输出端和触发单元的DATA端相连，脉冲发生单元的Q输出端通过一个反相器和触发单元的清零端CLR相连。
[0040]触发单元的Q端作为顺时针旋转脉冲输出端。
[0041]具体的说，本实施方式中的脉冲发生单元为D触发器，也就是图2中的201，其中，脉冲发生单元的时钟端CLK、DATA端和清零端CLR分别是D触发器的时钟端CLK、DATA端和清零端CLR。另外，本实施方式中的触发单元包含一个D触发器，也就是图2中的301，和一个反相器，也就是图2中的302，其中，触发单元的时钟端CLK、DATA端和清零端CLR分别是D触发器的时钟端CLK、DATA端和清零端CLR。
[0042]举例来说，如果输入的二相信号如图3(a)中的表所示，二相信号变化顺序如图3 (b)所示，当A信号相位超前B信号时，AB信号变化的顺序为:“ 11，，_>“ OI，，->“ 00，，->“ 10>“11”->“01”->“00”，则利用本实施方式处理后的顺时针旋转脉冲信号CW如图4所示，也就是说，当旋转编码器输出顺时针二相信号时，会产生脉冲信号，而输出逆时针二相信号时，则不产生脉冲信号。
[0043]本发明的第三实施方式同样涉及一种旋转编码器二相信号处理电路，本实施方式和第二实施方式相类似，其包含的电子元器件及其数量均相同，如图5所示，但电路结构不同，本实施方式输出的是逆时针旋转脉冲信号CCW，具体如下:
[0044]信号转换单元包含第七与非门107、第八与非门108、第九与非门109、第十与非门110、第十一与非门111和第十二与非门112。
[0045]第七与非门107的sel端、第九与非门109的sel端和第十一与非门111的sel端连接在一起，作为二相信号处理电路的第一输入端B ;第八与非门108的sel端、第十与非门110的sel端和第十二与非门112的sel端连接在一起，作为二相信号处理电路的第二输入端A。
[0046]第七与非门107、第九与非门109和第十一与非门111的两个输入端分别接高电平VCC与接地GND，第七与非门107的输出端与第八与非门108的第一输入端相连，第八与非门108的第二输入端接地GND ;第九与非门109的输出端与第十与非门110的第一输入端相连，第十与非门110的第二输入端接地GND ;第^^一与非门111的输出端与第十二与非门112的第二输入端相连，第十二与非门112的第一输入端接地GND。
[0047]第十与非门110的输出端与脉冲发生单元的时钟端CLK相连，第十二与非门112的输出端与脉冲发生单元 的清零端CLR相连，脉冲发生单元的DATA端接高电平VCC。
[0048]第八与非门108的输出端与触发单元的时钟端CLK相连，脉冲发生单元的Q输出端和触发单元的DATA端相连，脉冲发生单元的Q输出端通过一个反相器和触发单元的清零端CLR相连。
[0049]触发单元的Q端作为逆时针旋转脉冲输出端。
[0050]具体的说，本实施方式中的脉冲发生单元为D触发器，也就是图5中的202，其中，脉冲发生单元的时钟端CLK、DATA端和清零端CLR分别是D触发器的时钟端CLK、DATA端和清零端CLR。另外，本实施方式中的触发单元包含一个D触发器，也就是图5中的303，和一个反相器，也就是图5中的304，其中，触发单元的时钟端CLK、DATA端和清零端CLR分别是D触发器的时钟端CLK、DATA端和清零端CLR。
[0051]举例来说，如果输入的二相信号如图3所示，当A信号相位超前B信号时，AB信号变化的顺序为:“00”->“10”-> “00”，则利用本实施方式处理后的逆时针旋转脉冲信号CCW如图6所示，也就是说，当旋转编码器输出逆时针二相信号时，则会产生脉冲信号，而输出顺时针二相信号时，则不产生脉冲信号。
[0052]本发明的第四实施方式同样涉及一种旋转编码器二相信号处理电路，本实施方式和第二实施方式相类似，主要区别在于电路结构不同，本实施方式可同时输出顺时针旋转脉冲信号CW和逆时针旋转脉冲信号CCW，在需要同时输出顺时针和逆时针两种旋转脉冲信号时，进一步简化了电路结构，减少电子元器件的数量。其电路结构如图7所示，信号转换单元包含八个与非门，脉冲发生单元包含两个触发器，触发单元包含两个个触发器和两个反相器，具体如下:
[0053]信号转换单元包含第十三与非门113、第十四与非门114、第十五与非门115、第十六与非门116、第十七与非门117、第十八与非门118、第十九与非门119和第二十与非门120 ;脉冲发生单元包含第一触发器203和第二触发器204，触发单元包含第三触发器305、第四触发器307、第一反相器306和第二反相器308。
[0054]第十三与非门113的sel端、第十四与非门114的sel端、第十七与非门117的sel端和第十九与非门119的sel端连接在一起,作为二相信号处理电路的第一输入端B ；第三与非门的sel端、第四与非门的sel端和第六与非门的sel端连接在一起,作为二相信号处理电路的第二输入端A。
[0055]第十三与非门113、第十四与非门114、第十七与非门117和第十九与非门119的两个输入端分别接高电平VCC与接地GND，第十三与非门113的输出端与第十五与非门115的第一输入端相连，第十五与非门115的第二输入端接地GND ;第十四与非门114的输出端与第十六与非门116的第一输入端相连，第十六与非门116的第二输入端接地GND ;第十七与非门117的输出端与第十八与非门118的第一输入端相连，第十八与非门118的第二输入端接地GND ;第十九与非门119的输出端与第二十与非门120的第一输入端相连,第二十与非门120的第二输入端接地GND。
[0056]第十五与非门115的输出端与第一触发器203的时钟端CLK相连,第十六与非门116的输出端与第一触发器203的清零端CLR相连，第一触发器203的DATA端接高电平VCC ;第十八与非门118的输出端与第二触发器204的时钟端CLK相连，第二十与非门120的输出端与第二触发器204的清零端CLR相连，第二触发器204的DATA端接高电平VCC。
[0057]第十八与非门118的输出端与第三触发器305的时钟端CLK相连，第一触发器203的Q输出端与第三触发器305的DATA端相连,第一触发器203的Q输出端通过第一反相器306与第三触发器305的清零端CLR端相连；第十五与非门115的输出端与第四触发器307的时钟端CLK相连，第二触发器204的Q输出端与第四触发器307的DATA端相连，第二触发器204的Q输出端通过第二反相器308与第四触发器307的清零端CLR端相连。
[0058]第三触发器305的Q输出端作为顺时针旋转脉冲输出端；第四触发单元的Q端作为逆时针旋转脉冲输出端。
[0059]还需说明的是，本实施方式中的触发器均可采用D触发器。
[0060]此外，还需说明的是，除本发明第二实施方式至第四实施方式中提到的电路结构外，还可以利用其它门电路及触发器搭建构成旋转编码器二相信号处理电路，在此不再
--赘述。
[0061]本发明的第五实施方式涉及一种基于上述旋转编码器二相信号处理电路的信号处理方法，方法流程图如图8所示，具体包含以下步骤:
[0062]步骤801，利用信号转换单元对二相信号进行处理，输出串行数据。
[0063]步骤802，利用脉冲发生单元处理串行数据，输出脉冲信号。
[0064]步骤803，利用触发单元对脉冲信号进行锁存，输出旋转脉冲输出信号。
[0065]具体的说，本实施方式中，信号转换单元包含门电路，脉冲发生单元包含触发器，触发单元包含触发器。 [0066]需要说明的是，上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
[0067]不难发现，本实施方式为与第一实施方式相对应的方法实施例，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。
[0068]本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
【权利要求】
1.一种旋转编码器二相信号处理电路，其特征在于，包含:信号转换单元、脉冲发生单元和触发单元； 所述信号转换单元的输入端作为所述二相信号处理电路的输入端，所述信号转换单元的输出端与所述脉冲发生单元的输入端连接，所述脉冲发生单元的输出端与所述触发单元的输入端连接，所述触发单元的输出作为所述二相信号处理电路的输出端； 所述信号转换单元对所述二相信号进行处理，输出串行数据；所述脉冲发生单元处理所述串行数据，输出脉冲信号；所述触发单元对所述脉冲信号进行锁存，输出旋转脉冲输出信号; 其中，所述信号转换单元包含门电路，所述脉冲发生单元包含触发器，所述触发单元包含触发器。
2.根据权利要求1所述的旋转编码器二相信号处理电路，其特征在于，所述信号转换单元包含六个与非门，所述脉冲发生单元包含一个触发器，所述触发单元包含一个触发器和一个反相器。
3.根据权利要求2所述的旋转编码器二相信号处理电路，其特征在于，所述信号转换单元包含第一与非门、第二与非门、第三与非门、第四与非门、第五与非门和第六与非门； 所述第一与非门的sel端、所述第二与非门的sel端和所述第五与非门的sel端连接在一起作为所述二相信号处理电路的第一输入端；所述第三与非门的sel端、所述第四与非门的sel端和所述第六与非门的sel端连接在一起，作为所述二相信号处理电路的第二输入端； 所述第一与非门、所述第二与非门和所述第五与非门的两个输入端分别接高电平与接地，所述第一与非门的输出端与所述第四与非门的第一输入端相连，所述第四与非门的第二输入端接地；所述第二与非门的输出端与所述第三与非门的第二输入端相连，所述第三与非门的第一输入端接地；所述第五与非门的输出端与所述第六与非门的第一输入端相连，所述第六与非门的第二输入端接地； 所述第三与非门的输出端与所述脉冲发生单元的数据DATA端和清零端相连，所述第四与非门的输出端与所述脉冲发生单元的时钟端相连； 所述第六与非门的输出端与所述触发单元的时钟端相连，所述脉冲发生单元的正相Q输出端和所述触发单元的DATA端相连，所述脉冲发生单元的Q输出端通过一个反相器和所述触发单元的清零端相连； 所述触发单元的Q端作为顺时针旋转脉冲输出端。
4.根据权利要求2所述的旋转编码器二相信号处理电路，其特征在于，所述信号转换单元包含第七与非门、第八与非门、第九与非门、第十与非门、第十一与非门和第十二与非门； 所述第七与非门的sel端、所述第九与非门的sel端和所述第十一与非门的sel端连接在一起，作为所述二相信号处理电路的第一输入端；所述第八与非门的sel端、所述第十与非门的sel端和所述第十二与非门的sel端连接在一起，作为所述二相信号处理电路的第二输入端； 所述第七与非门、所述第九与非门和所述第十一与非门的两个输入端分别接高电平与接地，所述第七与非门的输出端与所述第八与非门的第一输入端相连，所述第八与非门的第二输入端接地；所述第九与非门的输出端与所述第十与非门的第一输入端相连，所述第十与非门的第二输入端接地；所述第十一与非门的输出端与所述第十二与非门的第二输入端相连，所述第十二与非门的第一输入端接地； 所述第十与非门的输出端与所述脉冲发生单元的时钟端相连，所述第十二与非门的输出端与所述脉冲发生单元的清零端相连，所述脉冲发生单元的DATA端接高电平； 所述第八与非门的输出端与所述触发单元的时钟端相连，所述脉冲发生单元的Q输出端和所述触发单元的DATA端相连，所述脉冲发生单元的Q输出端通过一个反相器和所述触发单元的清零端相连； 所述触发单元的Q端作为逆时针旋转脉冲输出端。
5.根据权利要求1所述的旋转编码器二相信号处理电路，其特征在于，所述信号转换单元包含八个与非门，所述脉冲发生单元包含两个触发器，所述触发单元包含两个触发器和两个反相器。
6.根据权利要求5所述的旋转编码器二相信号处理电路，其特征在于，所述信号转换单元包含第十三与非门、第十四与非门、第十五与非门、第十六与非门、第十七与非门、第十八与非门、第十 九与非门和第二十与非门；所述脉冲发生单元包含第一触发器和第二触发器，所述触发单元包含第三触发器、第四触发器、第一反相器和第二反相器； 所述第十三与非门的sel端、所述第十四与非门的sel端、所述第十七与非门的sel端和所述第十九与非门的sel端连接在一起，作为所述二相信号处理电路的第一输入端；所述第三与非门的sel端、所述第四与非门的sel端和所述第六与非门的sel端连接在一起，作为所述二相信号处理电路的第二输入端； 所述第十三与非门、所述第十四与非门、所述第十七与非门和所述第十九与非门的两个输入端分别接高电平与接地，所述第十三与非门的输出端与所述第十五与非门的第一输入端相连，所述第十五与非门的第二输入端接地；所述第十四与非门的输出端与所述第十六与非门的第一输入端相连，所述第十六与非门的第二输入端接地；所述第十七与非门的输出端与所述第十八与非门的第一输入端相连，所述第十八与非门的第二输入端接地；所述第十九与非门的输出端与所述第二十与非门的第一输入端相连，所述第二十与非门的第二输入端接地； 所述第十五与非门的输出端与所述第一触发器的时钟端相连，所述第十六与非门的输出端与所述第一触发器的清零端相连，所述第一触发器的DATA端接高电平；所述第十八与非门的输出端与所述第二触发器的时钟端相连，所述第二十与非门的输出端与所述第二触发器的清零端相连，所述第二触发器的DATA端接高电平； 所述第十八与非门的输出端与所述第三触发器的时钟端相连，所述第一触发器的Q输出端与所述第三触发器的DATA端相连，所述第一触发器的Q输出端通过所述第一反相器与所述第三触发器的清零端端相连；所述第十五与非门的输出端与所述第四触发器的时钟端相连，所述第二触发器的Q输出端与所述第四触发器的DATA端相连，所述第二触发器的Q输出端通过所述第二反相器与所述第四触发器的清零端端相连； 所述第三触发器的Q输出端作为顺时针旋转脉冲输出端；所述第四触发单元的Q端作为逆时针旋转脉冲输出端。
7.根据权利要求1至6中任意一项所述的旋转编码器二相信号处理电路，其特征在于，所述触发器为D触发器。
8.一种基于如权I所述的旋转编码器二相信号处理电路的信号处理方法，其特征在于，包含以下步骤: 利用所述信号转换单元对所述二相信号进行处理，输出串行数据； 利用所述脉冲发生单元处理所述串行数据，输出脉冲信号； 利用触发单元对所述脉冲信号进行锁存，输出旋转脉冲输出信号； 其中，所述信号转换单元包含门电路，所述脉冲发生单元包含触发器，所述触发单元包含触 发器。
【文档编号】G01D5/00GK103994781SQ201410188297
【公开日】2014年8月20日 申请日期:2014年5月6日 优先权日:2014年5月6日
【发明者】范元滨 申请人:盛铂科技（上海）有限公司