用于流量检测系统的计时脉宽分割方法及电路的制作方法
【专利摘要】本发明属于超声波流量表设计【技术领域】，特别涉及用于流量检测系统的计时脉宽分割方法，包括如下步骤：计时脉宽分割电路接收接收换能器输出的正弦波信号或回波信号调理电路输出的方波信号J以及主控模块输出的控制信号K；确定分割的起点：自主控模块产生激励信号时开始，经过整数个主控模块的时钟周期后的点为起点；确定分割的终点：所述的起点后回波信号任意的上升沿或下降沿或峰值点为终点；计时脉宽分割电路输出所述起点和终点所对应的脉冲信号L。以及实现该方法的由MOS管组成的电路。由该方法处理获得的流量精确、误差小，同时该电路可以集成化、小型化，响应快。
【专利说明】用于流量检测系统的计时脉宽分割方法及电路
【技术领域】
[0001]本发明属于超声波流量表设计【技术领域】，特别涉及一种用于流量检测系统的计时脉宽分割方法及电路。
【背景技术】
[0002]超声波流量表是利用超声波时差原理，来实现对液体或气体流量进行计量的装置，与传统的机械式计量表相比，超声波流量计量表具有始动流量低、高计量准确度高、压损小等优势，正是由于这些优良特性，超声波流量计量表广泛应用于石油、化工、冶金、电力、给排水等领域。
[0003]超声波流量表的测量原理为:上游端换能器发出超声波信号，经过时间tl后被下游端换能器接收；下游端换能器发出超声波信号，经过时间t2后被上游端换能器接收，由于超声波在顺流和逆流中的速度不同，通过比较时间tl、t2的差值，就能换算出流体的速度，再根据流体流过截面的大小，就能得知流量。现有技术中，超声波流量表中都设置有一个计数电路，从上游端换能器发出超声波时开始计时，到下游端换能器接收到超声波信号后计时完毕，如图1所示，得到时间tl = nXT，式中η为超声波发射到接收过程中计数电路的晶体振荡次数，T为计数电路的时钟周期；同理可得到t2 = mXT，时间差值At = t2 —tl = (m- n) XT。这种计时方式存在诸多不足:1、其计量精度依赖于计数电路的晶体振荡频率V，其中V = 1/T;2、由于换能器接收到回波信号的起始点存在干扰，不容易确定，导致时间测量不够准确。特别是流量较小即tl、t2差值较小的时候，时间的测量精度非常差，流量表的测量结果非常的不准确。
【发明内容】
[0004]本发明的首要目的在于提供一种用于流量检测系统的计时脉宽分割方法，提高流量计量精度。
[0005]为实现以上目的，本发明采用的技术方案为:一种用于流量检测系统的计时脉宽分割方法，包括如下步骤:(A)计时脉宽分割电路接收接收换能器输出的正弦波信号或回波信号调理电路输出的方波信号J以及主控模块输出的控制信号K ； (B)确定分割的起点:自主控模块产生激励信号时开始，经过整数个主控模块的时钟周期后的点为起点；(C)确定分割的终点:所述的起点后回波信号任意的上升沿或下降沿或峰值点为终点；(D)计时脉宽分割电路(输出所述起点和终点所对应的脉冲信号L。
[0006]与现有技术相比，本发明存在以下技术效果:通过对回波信号的分割处理，可以将顺流时间或逆流时间均减去一个相同的值，然后对分割后的余量进行放大比较，有效提高顺逆流时间差值的精度。
[0007]本发明的另一个目的在于提供一种用于流量检测系统的计时脉宽分割电路，提高测量精度。
[0008]为实现以上目的，本发明采用的技术方案为:一种用于流量检测系统的计时脉宽分割电路，由多个PMOS管以及NMOS管构成，对输出的方波信号J和控制信号K进行分割处理，并输出脉冲信号L。
[0009]与现有技术相比，本发明存在以下技术效果:多个MOS管组成的计时脉宽分割电路可以集成化、小型化，响应快。
【专利附图】
【附图说明】
[0010]图1是现有技术中顺逆流时间差值的测量原理图；
[0011]图2是本发明分割方法原理示意图；
[0012]图3是采用分割方法的顺逆流时间差值测量原理图；
[0013]图4是本发明的具体电路图；
[0014]图5是本发明所应用的流量检测系统原理框图。
【具体实施方式】
[0015]下面结合图2至图5，对本发明做进一步详细叙述。
[0016]参阅图2，一种用于流量检测系统的计时脉宽分割方法，包括如下步骤:㈧计时脉宽分割电路62接收换能器或回波信号调理电路61输出的方波信号J以及主控模块10输出的控制信号K ； (B)确定分割的起点:自主控模块10产生激励信号时开始，经过整数个主控模块10的时钟周期后的点为起点；(C)确定分割的终点:所述的起点后回波信号任意的上升沿或下降沿或峰值点为终点；(D)计时脉宽分割电路62输出所述起点和终点所对应的脉冲信号L。以上步骤仅对超声波顺流时间或逆流时间进行分割处理，想要获取两者的速度差，需要进行两次分割处理。
[0017]使用超声波进行流量的测量时，由于只要知道超声波在流体中的顺流、逆流时间的差值，再根据超声波的的速度可以获得流体的流速，进而可以根据管道截面得到流体的流量，这些步骤中，测量超声波的顺流、逆流时间差值是关键。现有技术中都是先获取超声波的顺流时间、逆流时间，然后将两者相减，本案提出了一种新的计算方法:即先对顺流、逆流时间进行分割处理，顺流、逆流时间都减去一个固定值，即步骤B中的整数个主控模块10的时钟周期，然后对剩下的时间进行差值处理，由于剩下的时间很小，便于对其进行倍数较大的脉宽放大，大幅度提高差值计算的精度。
[0018]鉴于接收时有能量损耗，实际的回波信号不是很规则，其起点并不是理想的状态，因此，本申请中在进行分割处理时，其述及到的“该起点后回波信号任意的上升沿或下降沿或峰值点为终点”就可以取中间位置处，中间位置处的回波信号较为规则，其误差很小。
[0019]需要注意的是:这里的“任意”不是每次都随便选取，而是开始的时候任意定义一个，之后的每次测量都按照刚才定义的点为终点。由于可以任意选择，在图2中我们选择的终点是回波信号第二个上升沿，做此选择之后，每次分割的终点都是回波信号的第二个上升沿。
[0020]具体地，换能器输出的都是正弦波信号，可直接将正弦波信号输出至计时脉宽分割电路62进行处理。也可以对其进行处理，所述的步骤A中，换能器输出的是正弦波信号，回波信号调理电路61将正弦波信号转换成方波信号后输出至计时脉宽分割电路62，处理后的方波信号更有利于计时脉宽分割电路62的分割处理。
[0021]优选地，所述步骤C中分割处理的终点位于方波信号的起点之后；分割处理的起点经过1/2个方波信号周期后的第一个上升沿或第一个下降沿即为分割处理的终点。我们知道，对脉冲信号进行脉宽放大时，如果脉宽过小或过大，都会产生失真，只有在中部区域放大倍数呈线性，为了避免分割后的脉冲宽度太小，后期进行脉宽放大的时候产生失真，这里分割处理后的脉冲信号的宽度至少大于1/2个方波信号周期。同时，为了便于处理，这里规定了上述1/2个方波信号周期后的第一个上升沿或第一个下降沿为终点。
[0022]更进一步地，所述计时脉宽分割电路62接收的方波信号的周期大于超声波的顺流、逆流时间差的最大值。如果不对方波信号的周期进行限定，当顺流时测量的方波信号与逆流时测量的回波信号正好差整数个方波信号的周期时分割处理的结果会出现误差。
[0023]图3所示的是是采用分割方法进行时间差值的测量原理图，可以看出，不论是顺流还是逆流，其整数个控制信号K的起点相对于超声波的发出时间而言都是固定的；其分割的终点取的都是起点后经过1/2个方波信号周期后的第一个上升沿。根据该分割方法获取的时间差值At = t4 — t3，很明显这里的At与主控模块的时钟周期T无关，避免了【背景技术】中所述及的种种不足。同时，分割后的脉冲信号脉宽较小，后期可对其进行大倍率的脉宽放大依然不会失真，比如可放大1000倍，根据放大后的t3、t4，可以计算出精准的At，使得流量测量更为精准。
[0024]参阅图4，为了实现上述分割处理，这里提供了一种用于流量检测系统的计时脉宽分割电路，计时脉宽分割电路62由多个MOS管构成；PM0S管Q37、Q51以及NMOS管Q103、QlOl的栅极与控制信号K相连，PMOS管Q37、Q29、Q51的源极接VDD，NMOS管Q103、Q101的源极接地，PMOS管Q37、Q29以及NMOS管Q102的漏极相连，PMOS管Q29的栅极与NMOS管Q102的栅极相连，匪OS管Q102的源极与NMOS管Q103的漏极相连，PMOS管Q51、Q50以及NMOS管QlOO的漏极相连，PMOS管Q50的源极接VDD，PM0S管Q50的栅极与NMOS管QlOO的栅极相连，NMOS管QlOO的源极与NMOS管QlOl的漏极相连；PM0S管Q32?Q36、Q38、Q54的源极接VDD，NMOS管Q93?Q99的源极接地，PMOS管Q32?Q36、Q38、Q54的栅极分别与NMOS管Q99?Q93的栅极相连，PMOS管Q32?Q36、Q38、Q54的漏极分别与NMOS管Q99?Q93的漏极相连，PMOS管Q25、Q27以及NMOS管Q86、Q87的栅极相连，PMOS管Q26、Q28以及NMOS管Q85、Q88的栅极相连，PMOS管Q25和NMOS管Q88的漏极相连，PMOS管Q25的源极、PMOS管Q26的漏极、NMOS管Q87的漏极、NMOS管Q88的源极相连，PMOS管Q26与NMOS管Q87的源极相连，PMOS管Q27和NMOS管Q85的漏极相连，PMOS管Q27的源极、PMOS管Q28的漏极、NMOS管Q86的漏极、NMOS管Q85的源极相连，PMOS管Q28与NMOS管Q86的源极相连；NM0S管Q102的栅极、PMOS管Q33的漏极以及PMOS管Q28的源极相连，PMOS管Q50的漏极与PMOS管Q34的栅极相连，PMOS管Q32的漏极、PMOS管Q35的栅极以及PMOS管Q26相连，NMOS管QlOO的栅极、PMOS管Q38的栅极以及PMOS管Q27的源极，PMOS管Q36的漏极、PMOS管Q54的栅极以及PMOS管Q27的栅极相连，PMOS管Q37的漏极与PMOS管Q25的漏极相连，PMOS管Q33的栅极与PMOS管Q25的源极相连，PMOS管Q54的漏极与PMOS管Q26的栅极相连，PMOS管Q34的漏极与PMOS管Q27的漏极相连；PM0S管Q69、Q81以及NMOS管Ql 14、Qlll的栅极与控制信号K相连，PMOS管Q69、Q63、Q81的源极接VDD，NMOS管Ql 14、Qlll的源极接地，PMOS管Q69、Q63以及NMOS管Ql 13的漏极相连，PMOS管Q63的栅极与NMOS管Ql 13的栅极相连，NMOS管Ql 13的源极与NMOS管Ql 14的漏极相连，PMOS管Q81、Q80以及NMOS管Ql 12的漏极相连，PMOS管Q80的源极接VDD，PMOS管Q80的栅极与NMOS管Ql 12的栅极相连，NMOS管Ql 12的源极与匪OS管Ql 11的漏极相连；PM0S管Q64?Q68、Q70、Q84的源极接VDD，NMOS管Q104?QllO的源极接地，PMOS管Q64?Q68、Q70、Q84的栅极分别与NMOS管QllO?Q104的栅极相连，PMOS管Q64?Q68、Q70、Q84的漏极分别与NMOS管QllO?Q104的漏极相连，PMOS管Q59、Q61以及NMOS管Q92、Q90的栅极相连，PMOS管Q60、Q62以及NMOS管Q91、Q89的栅极相连，PMOS管Q59和NMOS管Q89的漏极相连，PMOS管Q59的源极、PMOS管Q60的漏极、NMOS管Q90的漏极、NMOS管Q89的源极相连，PMOS管Q60与NMOS管Q90的源极相连，PMOS管Q61和NMOS管Q91的漏极相连，PMOS管Q61的源极、PMOS管Q62的漏极、NMOS管Q92的漏极、NMOS管Q91的源极相连，PMOS管Q62与NMOS管Q92的源极相连；NM0S管Q113的栅极、PMOS管Q65的漏极以及PMOS管Q62的源极相连，PMOS管Q80的漏极与PMOS管Q66的栅极相连，PMOS管Q64的漏极、PMOS管Q67的栅极以及PMOS管Q60相连，NMOS管Q112的栅极、PMOS管Q70的栅极以及PMOS管Q61的源极，PMOS管Q68的漏极、PMOS管Q84的栅极以及PMOS管Q61的栅极相连，PMOS管Q69的漏极与PMOS管Q59的漏极相连，PMOS管Q65的栅极与PMOS管Q59的源极相连，PMOS管Q84的漏极与PMOS管Q60的栅极相连，PMOS管Q66的漏极与PMOS管Q61的漏极相连；PM0S管Q22和NMOS管Q24的栅极与方波信号J相连，PMOS管Q22的源极接VDD，NM0S管Q24的源极接地，PMOS管Q22的漏极与NMOS管Q24的漏极相连；PM0S管Qll、Q9、Q5的源极接VDD，PMOS管Qll的栅极、NMOS管Q12的栅极以及PMOS管Q38的漏极相连，PMOS管Q9的栅极、NMOS管QlO的栅极均与控制信号K相连，PMOS管Qll的漏极、PMOS管Q9的漏极、NMOS管Q12的漏极、PMOS管Q5的栅极以及NMOS管Q6的栅极相连，NMOS管Q12的源极与NMOS管QlO的漏极相连，NMOS管Q10、Q6的源极接地，PMOS管Q5的漏极与NMOS管Q6的漏极相连并引出一条支路作为本电路的输出端输出脉冲信号L。通过多个MOS管构成的电路,便于集成化、降低成本，稳定可靠，同时响应速度快。
[0025]图5为本发明的具体应用电路的原理框图:
[0026]流量检测系统包括主控模块10，主控模块10由微处理器11、激励信号输出电路12构成，微处理器11控制激励信号输出电路12产生/停止产生激励信号，激励信号输出至激励信号处理模块20。
[0027]激励信号处理模块20包括依次连接的激励信号数量控制电路21、激励信号调理电路22，激励信号数量控制电路21根据微处理器11输出的控制信号将激励信号输出电路12输出的连续的方波信号转换成具有8个周期数的方波信号，激励信号调理电路22将激励信号数量控制电路21输出的方波信号调理为正弦波信号。
[0028]正弦波信号经过信号放大电路30放大后通过信号通道控制电路40输出至上游换能器51/下游换能器52，上游换能器51/下游换能器52发射超声波；下游换能器51/上游换能器52接收到相应的超声波信号后输出回波信号，回波信号经过信号通道控制电路40输出至信号放大电路30，信号放大电路30将回波信号放大后输出至回波信号处理模块60。
[0029]回波信号处理模块60包括回波信号调理电路61、计时脉宽分割电路62、计时脉宽放大电路63以及计时电路64，回波信号调理电路61将信号放大电路30输出的正弦波信号调理成方波信号并输出至计时脉宽分割电路62，计时脉宽分割电路62、计时脉宽放大电路63对接收到的方波信号进行分割、放大处理后输出至计时电路64。计时电路64将计数值输出至微处理器11，微处理器11根据顺流和逆流计数值的差值以及管道截面、流体温度等计算得出流量值。
[0030]流量检测系统其他模块或电路在本公司同日申请的其他专利中有详细介绍，这里就不再赘述。
【权利要求】
1.用于流量检测系统的计时脉宽分割方法，包括如下步骤: (A)计时脉宽分割电路(62)接收换能器输出的正弦波信号或回波信号调理电路(61)输出的方波信号J以及主控模块(10)输出的控制信号K ； (B)确定分割的起点:自主控模块(10)产生激励信号时开始，经过整数个主控模块(10)的时钟周期后的点为起点； (C)确定分割的终点:所述的起点后回波信号任意的上升沿或下降沿或峰值点为终占.(D)计时脉宽分割电路(62)输出所述起点和终点所对应的脉冲信号L。
2.如权利要求1所述的用于流量检测系统的计时脉宽分割方法，其特征在于:所述步骤A中计时脉宽分割电路(62)接收换能器输出的正弦波信号。
3.如权利要求1所述的用于流量检测系统的计时脉宽分割方法，其特征在于:所述的步骤A中，换能器输出的是正弦波信号，回波信号调理电路(61)将正弦波信号转换成方波信号后输出至计时脉宽分割电路(62)。
4.如权利要求2或3所述的用于流量检测系统的计时脉宽分割方法，其特征在于:所述步骤C中分割处理的终点位于方波信号的起点之后；分割处理的起点经过1/2个方波信号周期后的第一个上升沿或第一个下降沿即为分割处理的终点。
5.如权利要求4所述的用于流量检测系统的计时脉宽分割方法，其特征在于:所述计时脉宽分割电路(62)接收的方波信号的周期大于超声波的顺流、逆流时间差的最大值。
6.一种用于流量检测系统的计时脉宽分割电路，其特征在于:计时脉宽分割电路(62)由多个MOS管构成；PM0S管Q37、Q51以及NMOS管Q103、QlOl的栅极与控制信号K相连，PMOS 管 Q37、Q29、Q51 的源极接 VDD，NMOS 管 Q103、Q101 的源极接地，PMOS 管 Q37、Q29 以及NMOS管Q102的漏极相连，PMOS管Q29的栅极与NMOS管Q102的栅极相连，NMOS管Q102的源极与NMOS管Q103的漏极相连，PMOS管Q51、Q50以及NMOS管QlOO的漏极相连，PMOS管Q50的源极接VDD，PMOS管Q50的栅极与NMOS管QlOO的栅极相连，NMOS管QlOO的源极与NMOS管QlOl的漏极相连；PM0S管Q32?Q36、Q38、Q54的源极接VDD，NM0S管Q93?Q99的源极接地，PMOS管Q32?Q36、Q38、Q54的栅极分别与NMOS管Q99?Q93的栅极相连，PMOS管Q32?Q36、Q38、Q54的漏极分别与NMOS管Q99?Q93的漏极相连，PMOS管Q25、Q27以及NMOS管Q86、Q87的栅极相连，PMOS管Q26、Q28以及NMOS管Q85、Q88的栅极相连，PMOS管Q25和NMOS管Q88的漏极相连，PMOS管Q25的源极、PMOS管Q26的漏极、NMOS管Q87的漏极、NMOS管Q88的源极相连，PMOS管Q26与NMOS管Q87的源极相连，PMOS管Q27和NMOS管Q85的漏极相连，PMOS管Q27的源极、PMOS管Q28的漏极、NMOS管Q86的漏极、NMOS管Q85的源极相连，PMOS管Q28与NMOS管Q86的源极相连；NM0S管Q102的栅极、PMOS管Q33的漏极以及PMOS管Q28的源极相连，PMOS管Q50的漏极与PMOS管Q34的栅极相连，PMOS管Q32的漏极、PMOS管Q35的栅极以及PMOS管Q26相连，NMOS管QlOO的栅极、PMOS管Q38的栅极以及PMOS管Q27的源极，PMOS管Q36的漏极、PMOS管Q54的栅极以及PMOS管Q27的栅极相连，PMOS管Q37的漏极与PMOS管Q25的漏极相连，PMOS管Q33的栅极与PMOS管Q25的源极相连，PMOS管Q54的漏极与PMOS管Q26的栅极相连，PMOS管Q34的漏极与PMOS管Q27的漏极相连；PM0S管Q69、Q81以及NMOS管Ql 14、Qlll的栅极与控制信号K相连，PMOS 管 Q69、Q63、Q81 的源极接 VDD, NMOS 管 Ql 14、Qlll 的源极接地，PMOS 管 Q69、Q63 以及NMOS管Ql 13的漏极相连，PMOS管Q63的栅极与NMOS管Ql 13的栅极相连，NMOS管Ql 13的源极与NMOS管Ql 14的漏极相连，PMOS管Q81、Q80以及NMOS管Ql 12的漏极相连，PMOS管Q80的源极接VDD，PM0S管Q80的栅极与NMOS管Ql 12的栅极相连，NMOS管Ql 12的源极与NMOS管Qlll的漏极相连；PM0S管Q64?Q68、Q70、Q84的源极接VDD，NMOS管Q104?QllO的源极接地，PMOS管Q64?Q68、Q70、Q84的栅极分别与NMOS管QllO?Q104的栅极相连，PMOS管Q64?Q68、Q70、Q84的漏极分别与NMOS管QllO?Q104的漏极相连，PMOS管Q59、Q61以及NMOS管Q92、Q90的栅极相连，PMOS管Q60、Q62以及NMOS管Q91、Q89的栅极相连，PMOS管Q59和NMOS管Q89的漏极相连，PMOS管Q59的源极、PMOS管Q60的漏极、NMOS管Q90的漏极、NMOS管Q89的源极相连，PMOS管Q60与NMOS管Q90的源极相连，PMOS管Q61和NMOS管Q91的漏极相连，PMOS管Q61的源极、PMOS管Q62的漏极、NMOS管Q92的漏极、NMOS管Q91的源极相连，PMOS管Q62与NMOS管Q92的源极相连；NM0S管Ql 13的栅极、PMOS管Q65的漏极以及PMOS管Q62的源极相连，PMOS管Q80的漏极与PMOS管Q66的栅极相连，PMOS管Q64的漏极、PMOS管Q67的栅极以及PMOS管Q60相连，NMOS管Ql 12的栅极、PMOS管Q70的栅极以及PMOS管Q61的源极，PMOS管Q68的漏极、PMOS管Q84的栅极以及PMOS管Q61的栅极相连，PMOS管Q69的漏极与PMOS管Q59的漏极相连，PMOS管Q65的栅极与PMOS管Q59的源极相连，PMOS管Q84的漏极与PMOS管Q60的栅极相连，PMOS管Q66的漏极与PMOS管Q61的漏极相连；PM0S管Q22和NMOS管Q24的栅极与方波信号J相连，PMOS管Q22的源极接VDD，NMOS管Q24的源极接地，PMOS管Q22的漏极与NMOS管Q24的漏极相连；PM0S管Qll、Q9、Q5的源极接VDD，PMOS管Qll的栅极、NMOS管Q12的栅极以及PMOS管Q38的漏极相连，PMOS管Q9的栅极、NMOS管QlO的栅极均与控制信号K相连，PMOS管Qll的漏极、PMOS管Q9的漏极、NMOS管Q12的漏极、PMOS管Q5的栅极以及NMOS管Q6的栅极相连，NMOS管Q12的源极与NMOS管QlO的漏极相连，NMOS管Q10、Q6的源极接地，PMOS管Q5的漏极与NMOS管Q6的漏极相连并引出一条支路作为本电路的输出端输出脉冲信号L。
【文档编号】G01F1/66GK104330121SQ201410587019
【公开日】2015年2月4日 申请日期:2014年10月28日 优先权日:2014年10月28日
【发明者】姜跃炜 申请人:姜跃炜