一种脉宽调制信号接收电路的制作方法
【专利摘要】本发明公开了一种脉宽调制信号接收电路，包括译码电路，以及用于接收脉宽信号并产生控制译码电路工作信号的脉宽信号接收及控制电路；所述译码电路将接收到的脉宽信号转换为数字信号输出。脉宽信号接收及控制电路通过时钟输入端口CLK和数据输入端口PWM接收脉宽调制信号，然后输出门控时钟信号LOG1_CLK、复位控制信号LOG2和锁存时钟信号LOG4；译码电路接收门控时钟信号，复位控制信号和锁存时钟信号，将脉宽信号转换为二进制数字信号，通过输出端口D0、D1、D2、D3、D4和D5输出，其中D5为最高位，D0为最低位。本发明减少了通信所用的管脚数量、大大简化了电路结构、减小了芯片面积和功耗。
【专利说明】一种脉宽调制信号接收电路
【技术领域】
[0001]本发明涉及混合信号集成电路【技术领域】，具体涉及一种脉宽调制信号接收电路。
【背景技术】
[0002]随着集成电路技术的发展，对芯片间通信的高速接口提出了越来越高的要求，需要实现通信的接口电路尽量管脚数量少、结构简单、面积小和功耗低。常见的芯片间通信有SPI和I2C接口电路，但是它们所需管脚数量多、结构复杂、面积大并且功耗高。
【发明内容】
[0003]本发明为了解决现有技术的不足，提出了一种脉宽调制信号接收电路，可实现芯片间的高速通信，并且所需管脚数量少、结构简单、面积小和功耗低。
[0004]本发明技术方案是:一种脉宽调制信号接收电路，包括译码电路，以及用于接收脉宽信号并产生控制译码电路工作信号的脉宽信号接收及控制电路；所述译码电路将接收到的脉宽信号转换为数字信号输出。
[0005]所述脉宽信号接收及控制电路包括:第一 D触发器、第二 D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、
第一与门、第一或门、第一或非门和第二或非门。
[0006]其中第一 D触发器的时钟输入端连接至时钟信号输入端CLK，第一 D触发器的数据输入端连接至脉宽信号输入端PWM，第一 D触发器的正向输出端连接至第二 D触发器的数据输入端；
[0007]第二 D触发器的时钟输入端连接至时钟信号输入端CLK，第二 D触发器的数据输入端连接至第一 D触发器的正向输出端，第二 D触发器的正向输出端连接至第三D触发器的数据输入端；
[0008]第三D触发器的时钟输入端连接至时钟信号输入端CLK，第三D触发器的数据输入端连接至第二 D触发器的正向输出端，第三D触发器的正向输出端连接至第四D触发器的数据输入端，第三D触发器的反向输出端连接至第一或门的一个输入端和第一或非门的一个输入端；
[0009]第四D触发器的时钟输入端连接至时钟信号输入端CLK，第四D触发器的数据输入端连接至第三D触发器的正向输出端；第四D触发器的正向输出端连接至第五D触发器的数据输入端；
[0010]第五D触发器的时钟输入端连接至时钟信号输入端CLK,第五D触发器的数据输入端连接至第四D触发器的正向输出端；第五D触发器的正向输出端连接至第六D触发器的数据输入端；
[0011]第六D触发器的时钟输入端连接至时钟信号输入端CLK，第六D触发器的数据输入端连接至第五D触发器的正向输出端，第六D触发器的正向输出端连接至第七D触发器的数据输入端、第一或门的一个输入端和第二或非门的一个输入端；
[0012]第七D触发器的时钟输入端连接至时钟信号输入端CLK，第七D触发器的数据输入端连接至第六D触发器的正向输出端、第一或门的一个输入端和和第二或非门的一个输入端；第七D触发器的正向输出端连接至第八D触发器的数据输入端；
[0013]第八D触发器的时钟输入端连接至时钟信号输入端CLK，第八D触发器的数据输入端连接至第七触发器的正向输出端；第八D触发器的正向输出端连接至第九D触发器的数据输入端；
[0014]第九D触发器的时钟输入端连接至时钟信号输入端CLK，第九D触发器的数据输入端连接至第八D触发器的正向输出端；第九D触发器的反向输出端连接至第一或非门的一个输入端和第二或非门的一个输入端；
[0015]第一与门的一个输入端连接至时钟信号输入端CLK，第一与门的另一个输入端连接至第一或非门的输出端L0G3，第一与门的输出端连接至控制信号端L0G1_CLK ；
[0016]第一或门的一个输入端连接至第三D触发器的反向输出端及第一或非门的一个输入端，第一或门的另一个输入端连接至第六D触发器的数据输出端、第七D触发器的数据输入端和第二或非门的一个输入端，第一或门的输出端连接至控制信号端L0G2 ；
[0017]第一或非门的一个输入端连接至第三D触发器的反向输出端及第一或门的一个输入端，第一或非门的另一个输入端连接至第九D触发器的反向输出端及第二或非门的一个输入端，第一或非门的输出端连接至控制信号端L0G3 ；
[0018]第二或非门的一个输入端连接至第六D触发器的正向输出端、第七D触发器的数据输入端和第一或门的一个输入端，第二或非门的另一个输入端连接至第九D触发器的反向输出端及第一或非门的一个输入端，第二或非门的输出端连接至控制信号端L0G4;
[0019]所述译码电路包括:第十D触发器、第十一 D触发器、第十二 D触发器、第十三D触发器、第十四D触发器、第十五D触发器、第十六D触发器、第十七D触发器、第十八D触发器、第十九D触发器、第二十D触发器、第二十一 D触发器、第二十二 D触发器、第二十三D触发器和第三或非门。
[0020]其中第十D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G1_CLK,第十D触发器的数据输入端连接至第三或非门的输出端,第十D触发器的正向输出端连接至第十一 D触发器的数据输入端和第三或非门的一个输入端，第十D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ；
[0021]第十一 D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G1_CLK，第十一 D触发器的数据输入端连接至第十D触发器的正向输出端和第三或非门的一个输入端，第十一 D触发器的正向输出端连接至第十二 D触发器的时钟输入端和第三或非门的另一个输入端，第十一 D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ；
[0022]第十二 D触发器的时钟输入端连接至第十一 D触发器的正向输出端及第三或非门的一个输入端，第十二 D触发器的数据输入端连接至自身的反向输出端及第十三D触发器的时钟输入端，第十二 D触发器的正向输出端连接至第十八D触发器的数据输入端，第十二D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ；
[0023]第十三D触发器的时钟输入端连接至第十二 D触发器的反向输出端及第十二 D触发器的数据输入端，第十三D触发器的数据输入端连接至自身的反向输出端及第十四D触发器的时钟输入端，第十三D触发器的正向输出端连接至第十九D触发器的数据输入端，第十三D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ；
[0024]第十四D触发器的时钟输入端连接至第十三D触发器的反向输出端及第十三D触发器的数据输入端，第十四D触发器的数据输入端连接至自身的反向输出端及第十五D触发器的时钟输入端，第十四D触发器的正向输出端连接至第二十D触发器的数据输入端，第十四D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ；
[0025]第十五D触发器的时钟输入端连接至第十四D触发器的反向输出端及第十四D触发器的数据输入端，第十五D触发器的数据输入端连接至自身的反向输出端及第十六D触发器的时钟输入端，第十五D触发器的正向输出端连接至第二十一 D触发器的数据输入端，第十五D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ；
[0026]第十六D触发器的时钟输入端连接至第十五D触发器的反向输出端及第十五D触发器的数据输入端，第十六D触发器的数据输入端连接至自身的反向输出端及第十七D触发器的时钟输入端，第十六D触发器的正向输出端连接至第二十二 D触发器的数据输入端，第十六D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ；
[0027]第十七D触发器的时钟输入端连接至第十六D触发器的反向输出端及第十六D触发器的数据输入端，第十七D触发器的数据输入端连接至自身的反向输出端，第十七D触发器的正向输出端连接至第二十三D触发器的数据输入端，第十七D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ；
[0028]第十八D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第十八D触发器的数据输入端连接至第十二 D触发器的正向输出端，第十八D触发器的正向输出端连接至译码电路的输出端DO ；
[0029]第十九D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第十九D触发器的数据输入端连接至第十三D触发器的正向输出端,第十九D触发器的正向输出端连接至译码电路的输出端Dl ；
[0030]第二十D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第二十D触发器的数据输入端连接至第十四D触发器的正向输出端，第二十D触发器的正向输出端连接至译码电路的输出端D2 ；
[0031]第二十一 D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第二十一 D触发器的数据输入端连接至第十五D触发器的正向输出端，第二十一 D触发器的正向输出端连接至译码电路的输出端D3 ；
[0032]第二十二 D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第二十二 D触发器的数据输入端连接至第十六D触发器的正向输出端，第二十二 D触发器的正向输出端连接至译码电路的输出端D4 ；
[0033]第二十三D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第二十三D触发器的数据输入端连接至第十七D触发器的正向输出端，第二十三D触发器的正向输出端连接至译码电路的输出端D5 ；
[0034]第三或非门的一个输入端连接至第十D触发器正向输出端和第十一 D触发器数据输入端，第三或非门的另一个输入端连接至第十一 D触发器的正向输出端和第十二 D触发器的时钟输入端；
[0035]所述脉宽信号接收及控制电路通过时钟输入端口 CLK和数据输入端口 PWM接收脉宽调制信号，然后输出门控时钟信号L0G1_CLK、复位控制信号L0G2和锁存时钟信号L0G4 ；译码电路接收门控时钟信号L0G1_CLK，复位控制信号L0G2和锁存时钟信号L0G4，将脉宽信号转换为二进制数字信号，通过输出端口 DO、Dl、D2、D3、D4和D5输出，其中D5为最高位，DO为最低位；
[0036]本发明与传统现有技术相比，具有的优点和效果是:减少了通信所用的管脚数量、大大简化了电路结构、减小了芯片面积和功耗。
【专利附图】
【附图说明】
[0037]图1是本发明所述的一种脉宽调制信号接收电路原理图；
【具体实施方式】
[0038]参见图1，一种脉宽调制信号接收电路包括脉宽信号接收及控制电路100和译码电路200 ;脉宽信号接收及控制电路100用于接收脉宽信号，并产生控制信号控制译码电路200工作；译码电路200将接收到的脉宽信号转换为数字信号输出。
[0039]所述脉宽信号接收及控制电路100包括:第一 D触发器DFFl、第二 D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第七D触发器DFF7、第八D触发器DFF8、第九D触发器DFF9、第一与门AND1、第一或门0R1、第一或非门NORl和第二或非门N0R2。
[0040]其中第一 D触发器DFFl的时钟输入端连接至时钟信号输入端CLK,第一 D触发器DFFl的数据输入端连接至脉宽信号输入端PWM，第一 D触发器DFFl的正向输出端连接至第二 D触发器DFF2的数据输入端；
[0041]第二 D触发器DFF2的时钟输入端连接至时钟信号输入端CLK，第二 D触发器DFF2的数据输入端连接至第一 D触发器DFFl的正向输出端，第二 D触发器DFF2的正向输出端连接至第三D触发器DFF3的数据输入端；
[0042]第三D触发器DFF3的时钟输入端连接至时钟信号输入端CLK，第三D触发器DFF3的数据输入端连接至第二 D触发器DFF2的正向输出端，第三D触发器DFF3的正向输出端连接至第四D触发器DFF4的数据输入端，第三D触发器DFF3的反向输出端连接至第一或门ORl的一个输入端和第一或非门NORl的一个输入端；
[0043]第四D触发器DFF4的时钟输入端连接至时钟信号输入端CLK，第四D触发器DFF4的数据输入端连接至第三D触发器DFF3的正向输出端；第四D触发器DFF4的正向输出端连接至第五D触发器DFF5的数据输入端；
[0044]第五D触发器DFF5的时钟输入端连接至时钟信号输入端CLK，第五D触发器DFF5的数据输入端连接至第四D触发器DFF4的正向输出端；第五D触发器DFF5的正向输出端连接至第六D触发器DFF6的数据输入端；
[0045]第六D触发器DFF6的时钟输入端连接至时钟信号输入端CLK，第六D触发器DFF6的数据输入端连接至第五D触发器DFF5的正向输出端，第六D触发器DFF6的正向输出端连接至第七D触发器DFF7的数据输入端、第一或门ORl的一个输入端和第二或非门N0R2的一个输入端；
[0046]第七D触发器DFF7的时钟输入端连接至时钟信号输入端CLK，第七D触发器DFF7的数据输入端连接至第六D触发器DFF6的正向输出端、第一或门ORl的一个输入端和和第二或非门N0R2的一个输入端；第七D触发器DFF7的正向输出端连接至第八D触发器DFF8的数据输入端；
[0047]第八D触发器DFF8的时钟输入端连接至时钟信号输入端CLK，第八D触发器DFF8的数据输入端连接至第七触发器DFF7的正向输出端；第八D触发器DFF8的正向输出端连接至第九D触发器DFF9的数据输入端；
[0048]第九D触发器DFF9的时钟输入端连接至时钟信号输入端CLK，第九D触发器DFF9的数据输入端连接至第八D触发器DFF8的正向输出端；第九D触发器DFF9的反向输出端连接至第一或非门NORl的一个输入端和第二或非门N0R2的一个输入端；
[0049]第一与门ANDl的一个输入端连接至时钟信号输入端CLK，第一与门ANDl的另一个输入端连接至第一或非门N0R2的输出端L0G3，第一与门ANDl的输出端连接至控制信号端L0G1-_CLK ；
[0050]第一或门ORl的一个输入端连接至第三D触发器DFF3的反向输出端及第一或非门NORl的一个输入端，第一或门ORl的另一个输入端连接至第六D触发器DFF6的数据输出端、第七D触发器DFF7的数据输入端和第二或非门N0R2的一个输入端，第一或门ORl的输出端连接至控制信号端L0G2 ；
[0051]第一或非门NORl的一个输入端连接至第三D触发器DFF3的反向输出端及第一或门ORl的一个输入端，第一或非门NORl的另一个输入端连接至第九D触发器DFF9的反向输出端及第二或非门N0R2的一个输入端,第一或非门NORl的输出端连接至控制信号端L0G3 ；
[0052]第二或非门N0R2的一个输入端连接至第六D触发器DFF6的正向输出端、第七D触发器DFF7的数据输入端和第一或门ORl的一个输入端，第二或非门N0R2的另一个输入端连接至第九D触发器DFF9的反向输出端及第一或非门NORl的一个输入端，第二或非门N0R2的输出端连接至控制信号端L0G4 ；
[0053]所述译码电路200包括:第十D触发器DFFlO、第i^一 D触发器DFFl1、第十二 D触发器DFF12、第十三D触发器DFF13、第十四D触发器DFF14、第十五D触发器DFF15、第十六D触发器DFF16、第十七D触发器DFF17、第十八D触发器DFF18、第十九D触发器DFF19、第二十D触发器DFF20、第二i^一 D触发器DFF21、第二十二 D触发器DFF22、第二十三D触发器DFF23和第三或非门N0R3。
[0054]其中第十D触发器DFFlO的时钟输入端连接至脉宽信号接收及控制电路100的输出端L0G1_CLK，第十D触发器DFFlO的数据输入端连接至第三或非门N0R3的输出端，第十D触发器DFFlO的正向输出端连接至第i^一 D触发器DFFlI的数据输入端和第三或非门N0R3的一个输入端，第十D触发器DFFll的复位端连接至脉宽信号接收及控制电路100的输出端L0G2 ；
[0055]第十一 D触发器DFFll的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G1_CLK，第i^一 D触发器DFFll的数据输入端连接至第十D触发器DFFlO的正向输出端和第三或非门N0R3的一个输入端，第i^一 D触发器DFFlI的正向输出端连接至第十二 D触发器DFF12的时钟输入端和第三或非门N0R3的另一个输入端，第i^一 D触发器DFFlI的复位端连接至脉宽信号接收及控制电路100的输出端LOG2 ；
[0056]第十二 D触发器DFF12的时钟输入端连接至第i^一 D触发器DFFlI的正向输出端及第三或非门N0R3的一个输入端，第十二 D触发器DFF12的数据输入端连接至自身的反向输出端及第十三D触发器DFF13的时钟输入端，第十二 D触发器DFF12的正向输出端连接至第十八D触发器DFF18的数据输入端，第十二 D触发器DFF12的复位端连接至脉宽信号接收及控制电路100的输出端L0G2 ；
[0057]第十三D触发器DFF13的时钟输入端连接至第十二 D触发器DFF12的反向输出端及第十二 D触发器DFF12的数据输入端，第十三D触发器DFF13的数据输入端连接至自身的反向输出端及第十四D触发器DFF14的时钟输入端，第十三D触发器DFF13的正向输出端连接至第十九D触发器DFF19的数据输入端，第十三D触发器DFF13的复位端连接至脉宽信号接收及控制电路100的输出端L0G2 ；
[0058]第十四D触发器DFF14的时钟输入端连接至第十三D触发器DFF13的反向输出端及第十三D触发器DFF13的数据输入端，第十四D触发器DFF14的数据输入端连接至自身的反向输出端及第十五D触发器DFF15的时钟输入端，第十四D触发器DFF14的正向输出端连接至第二十D触发器DFF20的数据输入端，第十四D触发器DFF14的复位端连接至脉宽信号接收及控制电路100的输出端L0G2 ；
[0059]第十五D触发器DFF15的时钟输入端连接至第十四D触发器DFF14的反向输出端及第十四D触发器DFF14的数据输入端，第十五D触发器DFF15的数据输入端连接至自身的反向输出端及第十六D触发器DFF16的时钟输入端,第十五D触发器DFF15的正向输出端连接至第二十一 D触发器DFF21的数据输入端，第十五D触发器DFF15的复位端连接至脉宽信号接收及控制电路100的输出端L0G2 ；
[0060]第十六D触发器DFF16的时钟输入端连接至第十五D触发器DFF15的反向输出端及第十五D触发器DFF15的数据输入端，第十六D触发器DFF16的数据输入端连接至自身的反向输出端及第十七D触发器DFF17的时钟输入端，第十六D触发器DFF16的正向输出端连接至第二十二 D触发器DFF22的数据输入端，第十六D触发器DFF16的复位端连接至脉宽信号接收及控制电路100的输出端L0G2 ；
[0061]第十七D触发器DFF17的时钟输入端连接至第十六D触发器DFF16的反向输出端及第十六D触发器DFF16的数据输入端，第十七D触发器DFF17的数据输入端连接至自身的反向输出端，第十七D触发器DFF17的正向输出端连接至第二十三D触发器DFF23的数据输入端，第十七D触发器DFF17的复位端连接至脉宽信号接收及控制电路100的输出端L0G2 ；
[0062]第十八D触发器DFF18的时钟输入端连接至脉宽信号接收及控制电路100的输出端L0G4，第十八D触发器DFF18的数据输入端连接至第十二 D触发器DFF12的正向输出端，第十八D触发器DFF18的正向输出端连接至译码电路200的输出端DO ；
[0063]第十九D触发器DFF19的时钟输入端连接至脉宽信号接收及控制电路100的输出端L0G4，第十九D触发器DFF19的数据输入端连接至第十三D触发器DFF13的正向输出端，第十九D触发器DFF19的正向输出端连接至译码电路200的输出端Dl ；
[0064]第二十D触发器DFF20的时钟输入端连接至脉宽信号接收及控制电路100的输出端L0G4，第二十D触发器DFF20的数据输入端连接至第十四D触发器DFF14的正向输出端，第二十D触发器DFF20的正向输出端连接至译码电路200的输出端D2 ；
[0065]第二H^一 D触发器DFF21的时钟输入端连接至脉宽信号接收及控制电路100的输出端L0G4，第二i^一 D触发器DFF21的数据输入端连接至第十五D触发器DFF15的正向输出端，第二i^一 D触发器DFF21的正向输出端连接至译码电路200的输出端D3 ；
[0066]第二十二 D触发器DFF22的时钟输入端连接至脉宽信号接收及控制电路100的输出端L0G4，第二十二 D触发器DFF22的数据输入端连接至第十六D触发器DFF16的正向输出端，第二十二 D触发器DFF22的正向输出端连接至译码电路200的输出端D4 ；
[0067]第二十三D触发器DFF23的时钟输入端连接至脉宽信号接收及控制电路100的输出端L0G4，第二十三D触发器DFF23的数据输入端连接至第十七D触发器DFF17的正向输出端，第二十三D触发器DFF23的正向输出端连接至译码电路200的输出端D5 ；
[0068]第三或非门N0R3的一个输入端连接至第十D触发器DFFlO正向输出端和第i^一 D触发器DFFll数据输入端，第三或非门N0R3的另一个输入端连接至第i^一 D触发器DFFll的正向输出端和第十二 D触发器DFF12的时钟输入端。
[0069]所述脉宽信号接收及控制电路100通过时钟输入端口 CLK和数据输入端口 PWM接收脉宽调制信号，然后输出门控时钟信号L0G1_CLK、复位控制信号L0G2和锁存时钟信号L0G4 ;译码电路200接收门控时钟信号L0G1_CLK，复位控制信号L0G2和锁存时钟信号L0G4，将脉宽信号转换为二进制数字信号，通过输出端口 D0、D1、D2、D3、D4和D5输出，其中D5为最高位，DO为最低位；
[0070]本发明与传统现有技术(SPI和I2C)相比仅需要2个管脚，结构也非常简单，减少了通信所用的管脚数量、大大简化了电路结构、减小了芯片面积和功耗。
[0071]以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
【权利要求】
1.一种脉宽调制信号接收电路，其特征在于:包括译码电路，以及用于接收脉宽信号并产生控制译码电路工作信号的脉宽信号接收及控制电路；所述译码电路将接收到的脉宽信号转换为数字信号输出。
2.根据权利要求1所述的一种脉宽调制信号接收电路，其特征在于:所述脉宽信号接收及控制电路包括:第一 D触发器、第二 D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第一与门、第一或门、第一或非门和第二或非门； 所述第一 D触发器的时钟输入端连接至时钟信号输入端CLK，第一 D触发器的数据输入端连接至脉宽信号输入端PWM，第一 D触发器的正向输出端连接至第二 D触发器的数据输入端; 所述第二 D触发器的时钟输入端连接至时钟信号输入端CLK,第二 D触发器的正向输出端连接至第三D触发器的数据输入端； 所述第三D触发器的时钟输入端连接至时钟信号输入端CLK,第三D触发器的正向输出端连接至第四D触发器的数据输入端，第三D触发器的反向输出端分别连接至第一或门的一个输入端和第一或非门的一个输入端； 所述第四D触发器的时钟输入端连接至时钟信号输入端CLK ;第四D触发器的正向输出端连接至第五D触发器的数据输入端； 所述第五D触发器的时钟输入端连接至时钟信号输入端CLK ;第五D触发器的正向输出端连接至第六D触发器的数据输入端； 所述第六D触发器的时钟输入端连接至时钟信号输入端CLK，第六D触发器的正向输出端分别连接至第七D触发器的数据输入端、第一或门的一个输入端和第二或非门的一个输入端; 所述第七D触发器的时钟输入端连接至时钟信号输入端CLK，第七D触发器的数据输入端分别连接至第六D触发器的正向输出端、第一或门的一个输入端和和第二或非门的一个输入端；第七D触发器的正向输出端连接至第八D触发器的数据输入端； 所述第八D触发器的时钟输入端连接至时钟信号输入端CLK，第八D触发器的正向输出端连接至第九D触发器的数据输入端； 所述第九D触发器的时钟输入端连接至时钟信号输入端CLK ;第九D触发器的反向输出端连接至第一或非门的一个输入端和第二或非门的一个输入端； 所述第一与门的一个输入端连接至时钟信号输入端CLK，第一与门的另一个输入端连接至第一或非门的输出端L0G3，第一与门的输出端连接至控制信号端L0G1_CLK ； 第一或门的一个输入端连接至第三D触发器的反向输出端及第一或非门的一个输入端，第一或门的另一个输入端连接至第六D触发器的数据输出端、第七D触发器的数据输入端和第二或非门的一个输入端，第一或门的输出端连接至控制信号端L0G2 ； 第一或非门的一个输入端连接至第三D触发器的反向输出端及第一或门的一个输入端，第一或非门的另一个输入端连接至第九D触发器的反向输出端及第二或非门的一个输入端，第一或非门的输出端连接至控制信号端L0G3 ； 第二或非门的一个输入端连接至第六D触发器的正向输出端、第七D触发器的数据输入端和第一或门的一个输入端，第二或非门的另一个输入端连接至第九D触发器的反向输出端及第一或非门的一个输入端，第二或非门的输出端连接至控制信号端L0G4。
3.根据权利要求1所述的一种脉宽调制信号接收电路，其特征在于:所述译码电路包括:第十D触发器、第十一 D触发器、第十二 D触发器、第十三D触发器、第十四D触发器、第十五D触发器、第十六D触发器、第十七D触发器、第十八D触发器、第十九D触发器、第二十D触发器、第二十一 D触发器、第二十二 D触发器、第二十三D触发器和第三或非门；所述第十D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G1_CLK，第十D触发器的数据输入端连接至第三或非门的输出端，第十D触发器的正向输出端连接至第十一 D触发器的数据输入端和第三或非门的一个输入端，第十D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ； 所述第十一 D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端LOGl-_CLK，第十一 D触发器的数据输入端连接至第三或非门的一个输入端，第十一 D触发器的正向输出端连接至第十二D触发器的时钟输入端和第三或非门的另一个输入端，第十一 D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ； 所述第十二 D触发器的时钟输入端连接至第三或非门的一个输入端，第十二 D触发器的数据输入端连接至自身的反向输出端及第十三D触发器的时钟输入端，第十二 D触发器的正向输出端连接至第十八D触发器的数据输入端，第十二 D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ； 所述第十三D触发器的时钟输入端连接至第十二 D触发器的反向输出端及第十二 D触发器的数据输入端，第十三D触发器的数据输入端连接至自身的反向输出端及第十四D触发器的时钟输入端，第十三D触发器的正向输出端连接至第十九D触发器的数据输入端，第十三D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ； 所述第十四D触发器的时钟输入端连接至第十三D触发器的反向输出端及第十三D触发器的数据输入端，第十四D触发器的数据输入端连接至自身的反向输出端及第十五D触发器的时钟输入端，第十四D触发器的正向输出端连接至第二十D触发器的数据输入端，第十四D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ； 所述第十五D触发器的时钟输入端连接至第十四D触发器的反向输出端及第十四D触发器的数据输入端，第十五D触发器的数据输入端连接至自身的反向输出端及第十六D触发器的时钟输入端，第十五D触发器的正向输出端连接至第二十一 D触发器的数据输入端，第十五D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ； 所述第十六D触发器的时钟输入端连接至第十五D触发器的反向输出端及第十五D触发器的数据输入端，第十六D触发器的数据输入端连接至自身的反向输出端及第十七D触发器的时钟输入端，第十六D触发器的正向输出端连接至第二十二 D触发器的数据输入端，第十六D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ； 第十七D触发器的时钟输入端连接至第十六D触发器的反向输出端及第十六D触发器的数据输入端，第十七D触发器的数据输入端连接至自身的反向输出端，第十七D触发器的正向输出端连接至第二十三D触发器的数据输入端，第十七D触发器的复位端连接至脉宽信号接收及控制电路的输出端L0G2 ； 所述第十八D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第十八D触发器的数据输入端连接至第十二 D触发器的正向输出端，第十八D触发器的正向输出端连接至译码电路的输出端DO ； 所述第十九D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第十九D触发器的数据输入端连接至第十三D触发器的正向输出端,第十九D触发器的正向输出端连接至译码电路的输出端Dl ； 所述第二十D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第二十D触发器的数据输入端连接至第十四D触发器的正向输出端，第二十D触发器的正向输出端连接至译码电路的输出端D2 ； 所述第二十一 D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第二十一 D触发器的数据输入端连接至第十五D触发器的正向输出端，第二十一 D触发器的正向输出端连接至译码电路的输出端D3 ； 所述第二十二 D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第二十二 D触发器的数据输入端连接至第十六D触发器的正向输出端，第二十二 D触发器的正向输出端连接至译码电路的输出端D4 ； 所述第二十三D触发器的时钟输入端连接至脉宽信号接收及控制电路的输出端L0G4，第二十三D触发器的数据输入端连接至第十七D触发器的正向输出端，第二十三D触发器的正向输出端连接至译码电路的输出端D5 ； 所述第三或非门的一个输入端连接至第十D触发器正向输出端和第十一 D触发器数据输入端，第三或非门的另一个输入端连接至第十一 D触发器的正向输出端和第十二 D触发器的时钟输入端。
【文档编号】H03K19/0175GK104300959SQ201310299050
【公开日】2015年1月21日 申请日期:2013年7月16日 优先权日:2013年7月16日
【发明者】申向顺, 李波, 李卫斌, 王红丽, 姜恩春 申请人:陕西北斗恒通信息科技有限公司