芯片压降、结构的测试方法以及芯片改进方法与流程

本发明涉及集成电路
技术领域：
，特别涉及一种芯片压降、结构的测试方法以及芯片改进方法。
背景技术：
：集成电路全芯片中的所有器件都是通过电源网格得到其所需的供电电压的，在电流传输过程中，由于电源网格材料的电阻的存在，电流流经电源网络时会电源网格会消耗电能从而给各个器件造成压降，称之为IRdrop，即降低各器件所接收的电压。各器件的IRdrop会降低器件的开关速度和噪声容限，甚至导致逻辑错误。随着超大规模集成电路芯片的集成度和工作频率的不断提升，压降给芯片的运行造成的影响越来越大，为此，如何测试芯片的压降，从而对芯片进行改进变得越来越重要。现有的芯片的压降检测通常使用商业工具(CommercialTools)来检测全芯片，从而获取全芯片的IRdrop信息。但是，现有的芯片的压降检测方法过程繁琐、周期长，费时费力，芯片的IRdrop信息反馈慢，从而影响芯片改进进度。为此，如何改进芯片压降的检测方法，简化芯片的压降检测工序，以提高芯片IRdrop信息反馈速度是本领域技术人员亟需解决的问题。技术实现要素：本发明技术方案所解决的技术问题是，提供一种芯片压降、结构的测试方法以及芯片改进方法，以简化芯片IRdrop检测工序，提高芯片IRdrop信息反馈速度，并对芯片进行改进，提高芯片的性能。为了解决上述技术问题本发明提供的芯片压降的测试方法。所述芯片压降的测试方法中，所述芯片包括衬底、位于衬底上的多个功能模块以及用于连接各功能模块的互连线层；所述功能模块通过所述互连线层连接外部电压输入端；且各功能模块通过互连线层电连接在一起；所述芯片压降的测试方法包括：获取所述外部电压输入端与各功能模块之间的第一等效电阻；获取多个功能模块两两之间的第二等效电阻；基于所述第一等效电阻和第二等效电阻建立所述芯片的电阻特性矩阵Mii，i为芯片中功能模块的个数，其中第n行的元素为包括Rnm和Rnn，其中Rnm为第m个功能模块对第n个功能模块的电阻影响数值，Rnn为第n个功能模块的第一等效电阻；所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm为第n个功能模块与第m个功能模块之间的第二等效电阻；建立各功能模块的功耗电流的列矩阵Ni，第n行的元素为第n个功能模块的功耗电流数值In；以所述电阻特性矩阵Mii乘所述列矩阵Ni，获得各功能模块对应的压降值。可选地，所述外部电压输入端包括多个外部电压管脚，所述多个功能模块同时连接多个所述外部电压管脚。可选地，所述外部电压输入端为电源电压输入端，所述功能模块包括电源电压端口；所述功能模块通过互连线层连接外部电压输入端包括：所述功能模块的电源电压端口通过所述互连线层连接所述电源电压输入端；各功能模块通过互连线层电连接在一起包括：各功能模块的电源电压端口通过所述互连线层连接在一起；所述功能模块还包括接地电压端口，所述功能模块的接地电压端口通过所述互连线层连接外部的接地电压输入端。可选地，所述外部电压输入端为接地电压输入端，所述功能模块包括接地电压端口；所述功能模块通过互连线层连接外部电压输入端包括：所述功能模块的 接地电压端口通过所述互连线层连接所述接地电压输入端；各功能模块通过互连线层电连接在一起包括：各功能模块的接地电压端口通过所述互连线层连接在一起；所述功能模块还包括电源电压端口，所述功能模块的电源电压端口通过所述互连线层连接外部的电源电压输入端。可选地，所述互连线层包括用于连接各个所述功能模块的电源电压端口和电源电压输入端的电源互连线层，以及用于连接各个所述功能模块的接地电压端口和接地电压输入端的接地互连线层；各功能模块通过互连线层电连接在一起包括：各功能模块的接地电压端口通过所述接地互连线层连接在一起，且通过接地互连线层连接同一接地电压输入端；所述电源互连线层包括多条互不连接的电源互连线，且所述多条互不连接的电源互连线分别连接外部不同的电源电压输入端；所述多个功能模块的接地电压端口通过所述多条互不连接的电源互连线层连接不同的电源电压输入端。可选地，所述互连线层为包括多层互连线的多层结构。可选地，所述芯片还包括安装在所述互连线层上的电源开关，所述电源开关位于所述功能模块和外部电压输入端之间；获取所述外部电压输入端与各功能模块之间的第一等效电阻的步骤包括：同时获取所述电源开关导通后的等效电阻，所述第一等效电阻包括外部电压输入端与各功能模块之间的互连线层的等效电阻和电源开关的等效电阻。本发明还提供了一种芯片改进方法，包括，通过上述的芯片压降的测试方法获取各功能模块的压降值；将各功能模块的压降值与各功能模块的临界压降值作比对，如果压降值大于临界压降值，则将该功能模块判断为待优化的功能模块；在所述芯片上形成互连结构，用以连接所述待优化的功能模块和外部电压输入端，或是用以连接所述待优化的功能模块周边的其他功能模块和外部 电压输入端，降低所述待优化的功能模块与外部电压输入端之间的第一等效电阻，以降低所述待优化的功能模块的压降值。可选地，形成互连结构的步骤包括：去除部分芯片；在去除部分芯片的位置处，形成连接所述待优化的功能模块和外部电压输入端的互连结构。可选地，芯片还包括位于衬底上的介质层内的填充金属，去除部分芯片的步骤包括：去除所述填充金属。可选地，所述互连线层包括多层互连线，且所述互连线层位于所述多个功能模块上方；所述多个功能模块层为包括多层功能模块的多层结构；去除部分芯片的步骤包括：去除位于最下层的互连线层与最上层的功能模块之间的填充金属；在所述芯片上形成互连结构的步骤包括：在已去除填充金属处形成互连结构，使所述互连结构平行于已去除填充金属上方的互连线；在平行的互连结构和互连线间形成导电插塞，以连接所述待优化的功能模块和外部电压输入端。可选地，已去除填充金属上方的互连线为所述外部电压输入端和待优化的功能模块之间的互连线。本发明又提供了一种芯片结构的测试方法，所述芯片包括衬底、位于衬底上的多个功能模块，以及用于连接各功能模块的互连线层；所述功能模块通过互连线层连接外部电压输入端；且各功能模块通过互连线层电连接在一起；所述互连线层为包括多层互连线，其中，第n层互连线具有方块电阻Rn；芯片结构的测试方法，包括：获取所述外部电压输入端与各功能模块之间的第三等效电阻；获取多个功能模块两两之间的第四等效电阻；在获取所述第三等效电阻和第四等效电阻的步骤中，向等效电阻获取的工具载入第1层至第a层的互连线的方块电阻值，并设定第a+1层至第b层互连线的方块电阻值为0，其中，b为互连线层中的互连线数量，且b≥a＞0；基于所述第三等效电阻和第四等效电阻建立所述芯片的第一电阻特性矩阵Mii(a)，i为芯片中功能模块的个数，其中第n行的元素为包括Rnm和Rnn，其中Rnm为第m个功能模块对第n个功能模块的电阻影响数值，Rnn为第n个功能模块的第一等效电阻；所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm为第n个功能模块与第m个功能模块之间的第二等效电阻；获取所述外部电压输入端与各功能模块之间的第五等效电阻；获取多个功能模块两两之间的第六等效电阻；在获取所述第五等效电阻和第六等效电阻的步骤中，向等效电阻获取的工具载入第1层至第a-1层的互连线的方块电阻值，并设定第a层至第b层互连线的方块电阻值为0；基于所述第五等效电阻和第六等效电阻建立所述芯片的第二电阻特性矩阵Mii(a-1)；获取第a层互连线的电阻相关矩阵M(a)＝Mii(a)-Mii(a-1)；获取各互连线层的电阻相关矩阵；通过比较不同互连线对应的电阻相关矩阵中同一位置的元素的关系，分析所述互连线层的性能，以测试芯片结构。可选地，通过比较不同互连线层的电阻相关矩阵中，同一位置的元素的关系的步骤包括：比较不同的互连线对应的电阻相关矩阵中，第1行第1列元素所处的矩阵对角线上相同位置元素的关系。与现有技术相比，本发明的技术方案具有以下优点：本发明芯片的压降测试方法中，先基于外部电压输入端与各功能模块之间的第一等效电阻，以及多个功能模块两两之间的第二等效电阻获取各功能模块之间的电阻影响数值，之后以所述电阻影响数值以及第一等效电阻建立 电阻特性矩阵Mii；并建立各功能模块的功耗电流的列矩阵Ni；再以所述电阻特性矩阵Mii乘所述列矩阵Ni，获得各功能模块对应的压降值。上述技术方案中，通过获取点对点的电阻数值(包括外部电压输入端与各功能模块之间的第一等效电阻、以及多个功能模块两两之间的第二等效电阻)，以及各功能模块的功耗电流数值，形成电阻特性矩阵Mii和功耗电流的列矩阵Ni，并由Mii乘Ni获取芯片压降值，上述方法可准确、便捷且快速地获取芯片中各功能模块的压降值，快速地反应芯片各部分的压降值信息，从而客观地获取芯片上各部分的压降值分布数据，进而为后续芯片结构改进提供准确而快速的信息，以提高芯片制造整体的进度。附图说明图1为本发明芯片压降的测试方法的流程示意图；图2为本发明芯片压降的测试方法一实施例中芯片结构的结构示意图；图3为图2中芯片与电源电压输入端连接布局图；图4为图2中芯片与电源电压输入端一种连接结构的示意图；图5为本发明芯片压降的测试方法中芯片结构另一实施例的结构示意图；图6为本发明芯片改进方法的流程示意图；图7为本发明芯片改进方法一实施例的结构示意图；图8为本发明芯片结构的测试方法的流程示意图。具体实施方式正如
背景技术：
所述，集成电路全芯片中的所有器件都是通过电源网格得到其所需的供电电压，但在电流传输过程中，电源网格本身的电阻会消耗电能，从而给各器件造成压降(IRdrop)，使得各器件实际接收的电压小于预先设计的电压。尤其是随着半导体工艺的不断进步，集成电路特征尺寸不断减小，电源网格中的互连线变窄使得电源网格中的电阻增大，从而导致各器件的压降增大。随着半导体工艺的改进电源网格给各器件造成的压降对于芯片的性能影响越来越大，如芯片的压降值会直接增加芯片路径的时延。为此，在芯片设计及芯片投产过程中需要对芯片进行压降测试，以检测 芯片的压降值是否控制在临界压降值(即芯片可承受的压降最大值)范围内。若压降值大于临界压降值，需及时对芯片进行改进。在芯片设计及芯片投产过程中，IRDrop分析具有很重要的意义。在芯片过程中，往往需要对芯片多次的压降测试，以及改进工艺，直至芯片满足压降测试合格。但现有的通过商业工具检测芯片压降的方式费时费力，严重影响了芯片制造工艺。为此，本发明提供了一种芯片压降、结构的测试方法以及芯片改进方法。参考图1，所述芯片压降的测试方法包括：步骤S11，获取所述外部电压输入端与各功能模块之间的第一等效电阻；步骤S12，获取多个功能模块两两之间的第二等效电阻；步骤S13，基于所述第一等效电阻和第二等效电阻建立所述芯片的电阻特性矩阵Mii，以及各功能模块的功耗电流的列矩阵Ni；其中，在电阻特性矩阵Mii中，i为芯片中功能模块的个数，其中第n行的元素为包括Rnm和Rnn，其中Rnm为第m个功能模块对第n个功能模块的电阻影响数值，Rnn为第n个功能模块的第一等效电阻；所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm为第n个功能模块与第m个功能模块之间的第二等效电阻；在功耗电流的列矩阵Ni中，第n行的元素为第n个功能模块的功耗电流数值In；步骤S14，以所述电阻特性矩阵Mii乘所述列矩阵Ni，获得各功能模块对应的压降值。通过本发明芯片压降的测试方法可准确、便捷且快速地获取芯片中各功能模块的压降值，快速地反应芯片各部分的压降值信息，从而客观地获取芯片上各部分的压降值分布数据，进而为后续芯片结构改进提供准确而快速的信息，以提高芯片制造整体的进度。为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式来实施，因此本发明不受下面公开的具体实施例的限制。实施例1图2和图3为本发明芯片压降的测试方法一实施例的示意图。值得注意的是，本实施例方法所适用的芯片可以是全芯片(FullChip)，也可以是普通芯片，或仅仅是芯片中的某个功能区域。特别需要强调的是，本实施例能够适用于全芯片的压降测试：由于全芯片是大规模器件，包括几亿甚至几十亿规模的器件，在常规仿真手段下无法直接仿真，实施例可针对全芯片所具有的多个至几十或几百不等的功能模块，进行有效仿真以及压降测试。且本实施例提供的芯片压降测试方法，优选地适用于芯片数字电路区域的各功能模块的压降测试。本实施例中，所述芯片包括：衬底、位于衬底上的多个功能模块，以及用于连接各功能模块的互连线层。所述功能模块包括了诸如晶体管等器件，所述互连线层相当于电源网络。所述功能模块通过所述互连线层连接外部电压输入端，进而在运行时获取电压。可选地，所述互连线层为多层结构，包括多层互连线，所述各层互连线之间通过通孔结构(via)连接。所述芯片上的多个功能模块之间通过所述互连线层电连接在一起。值得注意的，所述多个功能模块采用一层或多层结构排列，且在同一层包括一个或多个所述功能模块，所述多个功能模块的排列方式并不限定本发明的保护范围。所述功能模块包括用于连接外部的电源电压输入端的电源电压端口，以及用于连接外部的接地电压输入端的接地电压端口；所述电源电压输入端用于给所述芯片提供电源电压，所述接地电压输入端用于使所述芯片接地。所述互连线层包括电源互连线层和接地互连线层；所述电源互连线层用 于连接功能模块的电源电压端口和电源电压输入端，所述接地互连线层用于连接功能模块的接地电压端口和接地电压输入端。参考图2，本实施例中，所述芯片10上包括第一功能模块11，第二功能模块12、第三功能模块13以及第四功能模块14等多个功能模块，其中第一功能模块11包括第一电源电压端口21和第一接地电压端口31、第二功能模块12包括第二电源电压端口22和第二接地电压端口32、第三功能模块13包括第三电源电压端口23和第三接地电压端口33，第四功能模块14包括第四电源电压端口24和第四接地电压端口34。所述电源电压输入端Vdd通过电源互连线层连接所述第一电源电压端口21、第二电源电压端口22、第三电源电压端口23和第四电源电压端口24等各功能模块的电源电压端口，从而使所述电源互连线层连接各功能模块；所述接地电压输入端Vss通过接地互连线层连接所述第一接地电压端口31、第二接地电压端口32、第三电源电压端口23和第四接地电压端口34等接地电压端口，从而所述接地互连线层连接各功能模块。本实施例中，以外部的电源电压输入端Vdd作为芯片压降的测试方法中的外部电压输入端。所述第一电源电压端口21、第二电源电压端口22、第三电源电压端口23和第四电源电压端口24等各功能模块的电源电压端口通过所述电源互连线层将所述第一功能模块11、第二功能模块12、第三功能模块13以及第四功能模块14等各功能模块电连接在一起，从而使各功能模块连接同一个电源电压输入端Vdd。可选地，本实施例中，一个外部电压输入端包括多个外部电压管脚，所述多个功能摸模块同时连接所述多个外部电压管脚。结合参考图3和图4，本实施例中，所述电源电压输入端Vdd包括多个电源电压管脚40，所述芯片10上的各功能模块11、12、13、14……的电源电压端口21、22、23、24……通过所述电源互连线层连接所述多个电源电压管脚40，从而由所述多个电源电压管脚向各功能模块输送电压。本实施例中，芯片压降的测试方法包括：结合参考图1和图2，先执行步骤S11，获取外部电压输入端与各功能模块之间的第一等效电阻。本实施例中，所述步骤S11包括：获取各功能模块的电源电压端口与各个电源电压管脚40之间的第一等效电阻，包括：第一功能模块11至各电源电压管脚40之间的第一等效电阻R11，第二功能模块12至各电源电压管脚40之间的第一等效电阻R22……。所述第一等效电阻包括特定的功能模块的电源电压端口与各电源电压管脚40之间的电源互连线层的电阻值。如，第一功能模块11与各电源电压管脚40之间的第一等效电阻R11包括各电源电压管脚40与第一功能模块11的第一电源电压端口21之间的电源互连线层的电阻总和。此外，在对芯片(或芯片某个功能区域)进行压降测试时，在芯片(或是功能区域)的互连线上装有电源开关(图中未显示)，所述电源开关位于某个所述功能模块和外部电压输入端之间，用于控制线路的闭合，以控制功能模块的运行，此时所述第一等效电阻包括外部电压输入端与各功能模块之间的互连线层的等效电阻和电源开关自身的等效电阻。之后执行步骤S12，获取多个功能模块两两之间的第二等效电阻。本实施例中，所述步骤S12包括：获取各个功能模块的电源电压端口两两之间的等效电阻，包括：第一功能模块11与第二功能模块之间第二等效电阻r12、第一功能模块11与第三功能模块13之间第二等效电阻r13……第二功能模块12与第一功能模块11之间的第二等效电阻r21，第二功能模块12与第三功能模块13之间第二等效电阻r23……其中，所述第二等效电阻包括连接特定两个的功能模块的电源电压端口之间的电源互连线层的电阻值。如，第一功能模块11与第二功能模块12之间的第二等效电阻r12包括第一功能模块11的第一电源电压端口21与第二功能模块12的第二电源电压端口22之间的电源互连线层的电阻。且，第一功能模块11和第二功能模块12之间的第二等效电阻r12，与第二功能模块12和第一功能模块11之间的第二等效电阻r21相等。值得注意的是，获取所述第一等效电阻和第二等效电阻的方法为本领域 现有技术，可通过电阻测试设备获取，在此不再赘述。之后，执行步骤S13，基于所述第一等效电阻和第二等效电阻建立所述芯片的电阻特性矩阵Mii，以及各功能模块的功耗电流的列矩阵Ni；其中，在电阻特性矩阵Mii中，i为芯片中功能模块的个数，其中第n行的元素为包括Rnm和Rnn，建立的阻特性矩阵Mii为：其中Rnn为第n个功能模块的第一等效电阻，Rnm为第m个功能模块对第n个功能模块的电阻影响数值，所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm为第n个功能模块与第m个功能模块之间的第二等效电阻。如，R12为第二功能模块12对第一功能模块11的电阻影响数值，且R12＝(R11+R22+r12)/2-r12。由此可知，R12＝R21。建立的功耗电流的列矩阵Ni为：Ni=I1...Ii]]>其中第n行的元素In为第n个功能模块的功耗电流数值。如，I1为第一功能模块11的功耗电流数值。值得注意的是，获取所述各功能模块的功耗电流数值的方法为本领域现有技术，在此不再赘述。在形成所述阻特性矩阵Mii和功耗电流的列矩阵Ni后，执行步骤S14，以所述电阻特性矩阵Mii乘所述列矩阵Ni，获得各功能模块对应的压降值。其中，ΔVn为第n功能模块的压降值。如ΔV1为第一功能模块11的压降值。本实施例中，芯片上的各功能模块的电源电压端口通过电源互连线层连接外部同一电源电压输入端。以所述电源电压输入端作为外部电源输入端，获取各功能模块的电源电压端口与所述电源电压输入端之间的第一等效电阻，以及各功能模块两两之间的第二等效电阻；并通过各功能模块对应的第一等效电阻以及各功能模块之间对应的第二等效电阻，获取的各功能模块两两之间的电阻影响数值；之后基于所述电阻影响数值和第一等效电阻建立芯片的电阻特性矩阵Mii，再建立各功能模块的功耗电流的列矩阵Ni，并以所述电阻特性矩阵Mii乘所述列矩阵Ni，获得各功能模块对应的压降值。上述方案可准确地、便捷且快速地获取芯片中各功能模块的压降值，快速地反应芯片各部分的压降值信息，从而客观地获取芯片上各部分的压降值分布数据，进而为后续芯片结构改进提供准确而快速的信息。实施例2继续参考图2，接地电压输入端Vss通过接地互连线层连接所述第一接地电压端口31、第二接地电压端口32、第三电源电压端口23和第四接地电压端口34等接地电压端口从而连接各功能模块。本实施例2与实施例1的技术方案大致相同，其区别仅在于，本实施例中，以外部的接地电压输入端Vss作为芯片压降的测试方法中的外部电压输入端。所述第一接地电压端口31、第二接地电压端口32、第三接地电压端口33和第四接地电压端口34等各功能模块的接地电压端口通过所述接地互连线层将所述第一功能模块11、第二功能模块12、第三功能模块13以及第四功能模块14等各功能模块电连接在一起，且同时接地。可选地，所述接地电压输入端Vss与实施例1中的电源电压输入端Vdd相似，所述接地电压输入端Vss包括多个接地电压管脚，所述多个功能模块同时连接所述多个接地电压管脚。上述接地电压管脚的结构与上述实施例1中电源电压管脚结构相似，在 此不再赘述。本实施例中，图1中芯片压降的测试方法中：执行步骤S11，获取外部电压输入端与各功能模块之间的第一等效电阻，包括：以各功能模块的接地电压端口与各个接地电压管脚之间的等效电阻作为所述第一等效电阻。本实施例中，所述第一等效电阻包括特定的功能模块的接地电压端口与各接地电压管脚之间的接地互连线层的电阻值。如，第一功能模块11与各接地电压管脚之间的第一等效电阻R11包括各接地电压管脚与第一功能模块11的第一接地电压端口31之间的接地互连线层的电阻总和。执行步骤S12，获取多个功能模块两两之间的第二等效电阻，包括：以特定两个功能模块的接地电压端口两两之间的等效电阻作为第二等效电阻。本实施例中，所述第二等效电阻包括连接特定两个的功能模块的接地电压端口的接地互连线层的电阻值。如，第一功能模块11与第二功能模块12之间的第二等效电阻r12包括第一功能模块11的第一接地电压端口31与第二功能模块12的第二接地电压端口32之间的接地互连线层的电阻。与上述实施例1相似，本实施例中，第一功能模块11和第二功能模块12之间的第二等效电阻r12，与第二功能模块12和第一功能模块11之间的第二等效电阻r21相等。之后，执行步骤S13，基于所述第一等效电阻和第二等效电阻建立所述芯片的电阻特性矩阵Mii，以及各功能模块的功耗电流的列矩阵Ni；以及步骤S14，以所述电阻特性矩阵Mii乘所述列矩阵Ni，获得各功能模块对应的压降值。所述步骤S13和步骤S14与实施1相似，在此不再赘述。本实施例中，芯片上的各功能模块的接地电压端口通过接地互连线层连接外部同一接地电压输入端。以所述接地电压输入端作为外部接地输入端， 获取各功能模块的接地电压端口与所述接地电压输入端之间的等效电阻作为第一等效电阻，并获取各功能模块两两接地电压端口之间的等效作为第二等效电阻；并通过各功能模块对应的第一等效电阻以及各功能模块对应的第二等效电阻，获取的各功能模块两两之间的电阻影响数值；之后基于所述电阻影响数值和第一等效电阻建立芯片的电阻特性矩阵Mii，再建立各功能模块的功耗电流的列矩阵Ni，并以所述电阻特性矩阵Mii乘所述列矩阵Ni，获得各功能模块对应的压降值。上述方案同样可准确地、便捷且快速地获取芯片中各功能模块的压降值，快速地反应芯片各部分的压降值信息，从而客观地获取芯片上各部分的压降值分布数据，进而为后续芯片结构改进提供准确而快速的信息。实施例3结合参考图5，图5为另一芯片结构示意图。图5中的芯片100与图2中的芯片10结构大致相同，包括多个功能模块，以及互连线层，且所述互连线层包括用于连接各所述功能模块的电源电压端口和电源电压输入端的电源互连线层，以及用于连接各所述功能模块的接地电压端口和接地电压输入端的接地互连线层，其区别在于：所述电源互连线层包括多条互不连接的电源互连线，且所述多条互不连接的电源互连线分别连接外部不同的电源电压输入端，以向所述芯片100不同的功能模块施加相同或是不同的电压。所述多个功能模块的电源电压端口通过所述多条互不连接的电源互连线层连接不同的电源电压输入端。如，图5的芯片100中包括第五功能模块15、第六功能模块16、第七功能模块17和第八功能模块18。其中第五功能模块15包括第五电源电压端口25和第五接地电压端口35、第六功能模块16包括第六电源电压端口26和第六接地电压端口36、第七功能模块17包括第七电源电压端口27和第七接地电压端口37，第八功能模块18包括第八电源电压端口28和第八接地电压端口38。所述第五功能模块15的第五电源电压端口25和第六功能模块16的第六 电源电压端口26通过第一电源互连线(图中未标示)连接第一电源电压端口Vdd1；第七功能模块17的电源电压端口27和第八功能模块18的第八电源电压端口28通过第二电源互连线(图中未标示)连接第二电源电压端口Vdd2。所述第一电源互连线和第二电源互连线不相连接。所述芯片上，各功能模块通过互连线层电连接在一起包括：各功能模块的接地电压端口通过同一条接地互连线层连接在一起，并连接外部的同一接地电压输入端Vss1。如图5中，所述第五功能模块15的第五接地电压端口35、第六功能模块16的第六接地电压端口36、第七功能模块17的第七接地电压端口37，和第八功能模块18的第八接地电压端口38通过同一接地互连线层连接外部同一接地电压输入端Vss1，从而接地。本实施例，芯片压降的测试方法中，以所述接地电压输入端Vss1作为芯片压降的测试方法中的外部电压输入端。此时，即使芯片100上多个功能模块通过外部不同的电源电压输入端输入不同的电压，但以所述多个功能模块连接的同一接地电压输入端Vss1作为芯片压降的测试方法中的外部电压输入端，同样可准确地、便捷且快速地获取芯片中各功能模块的压降值，从而反应芯片各部分的压降值信息，从而客观地获取芯片上各部分的压降值分布数据。本实施例3的芯片压降的测试方法中的各步骤S11、S12、S13以及S14与实施例2中的芯片压降的测试方法中的各步骤S11、S12、S13以及S14相似，在此不再赘述。本发明还提供了一种芯片的改进方法。参考图6，所述芯片的改进方法包括：执行步骤S21，通过芯片压降的测试方法获取各个功能模块的压降值。所述芯片压降的测试方法可采用上述芯片压降的测试方法中任一实施例获取的芯片的压降值。之后，执行步骤S22,将各功能模块的模拟压降数值与各功能模块的临界压降数值作比对，如果模拟压降数值大于临界压降值，则将该功能模块判断为待优化的功能模块。在芯片设计工艺中，根据芯片上各功能模块的结构以及作用，设定一临界压降值，即各功能模块可承受的最大的压降值，若功能模块的测试获取的压降值小于或等于所述临界压降值，则该功能模块合格，反之，则该功能模块不合格，所述不合格的功能模块会影响芯片的性能。所述步骤S22中，通过上述芯片压降的测试方法获得各功能模块的压降值后，将各功能模块的测定的压降值与各功能模块的临界压降值作比较，以获得不合格的功能模块(即待优化的功能模块)。之后在执行步骤S23，在所述芯片上形成互连结构(即新的互连线)，用以连接所述待优化的功能模块和外部电压输入端，或是用以连接所述待优化的功能模块周边的其他功能模块和外部电压输入端，降低所述待优化的功能模块与外部电压输入端之间的第一等效电阻。所述步骤S23中的外部电压输入端即为上述芯片压降的测试方法中的外部电压输入端，其根据实际情况可为外部的电源电压输入端，也可为外部的接地电压输入端。结合参考图7，所述功能模块19为待优化的功能模块，其原先仅通过互连线51连接外部电压输入端的外部电压管脚41，所述芯片的改进方法包括：在所述芯片100上，在所述待优化的功能模块19与外部电压管脚41之间，形成连接所述待优化的功能模块19和外部电压管脚41的新的互连线52和53，所述新的互连线52和53作为互连结构，以降低所述功能模块19和外部电压管脚41之间的电阻，进而降低待优化的功能模块19的压降值。本实施例中，形成互连结构的步骤包括：去除部分芯片；并在去除部分的芯片的位置处，形成连接所述待优化的功能模块和外部电压输入端互连结构。所述去除部分芯片包括去除芯片内的部分互连层、衬底以及其他结构。可选地，芯片还包括位于所述衬底上的介质层，在所述介质层内形成有填充金属，所述填充金属不与所述互连线层以及功能模块接触，去除所述互连线层的步骤包括：去除所述填充金属，以在芯片内去除填充金属的位置形 成互连结构。去除填充金属不会影响芯片的精度以及芯片的性能。可选方案中，所述芯片的互连线层包括多层互连线，所述多个功能模块层为包括多层功能模块的多层结构；且所述互连线层位于所述多个功能模块上方。此时，可选地，去除互连线层的步骤包括：去除位于最下层的互连线层与最上层的功能模块之间的填充金属。在所述芯片上形成互连结构的步骤包括：在已去除的填充金属处形成平行于位于已去除的填充金属上方的互连线的互连结构；在平行的互连结构和互连线间形成导电插塞，以连接所述待优化的功能模块和外部电压输入端。进一步可选地，所述填充金属上方的互连线为所述外部电压输入端(所述外部电压输入端可以理解为电源管脚)和待优化的功能模块之间的互连线。在所述芯片的压降研究中，发明人发现，各功能模块之间互连线，以及各功能模块与外部电压输入端之间的互连线，会对不同的功能模块的压降产生影响，且距离越近的功能模块之间的产生的影响越大。在本发明芯片的改进方法的另一个实施例中，可通过改变待优选的功能模块周边的功能模块与外部电压输入端之间的互连线结构，以降低所述待优选的功能模块的压降值；且距离待优选的功能模块越近的功能模块与外部电压输入端之间的互连线被改变，对于待优化的功能模块的压降值影响越明显。具体地，在该另一实施例中，在确定待优化的功能模块后，选取距离该功能模块周边的某一功能模块，定义选取的功能模块为目标功能模块；可选地，所述目标功能模块与外部电压输入端之间的互连线下方，且位于最上方的功能模块与最下方的互连线之间的介质层内形成有填充金属；此外，所述目标功能模块尽可能地靠近所述待优化的功能模块。之后，获取所述目标功能模块与外部电压输入端之间的互连线；并在介质层内获取位于最上方的功能模块与最下方的互连线之间，且位于该目标功能模块与外部电压输入端之间的互连线下方的填充金属；再去除所述填充金属，并在已去除的填充金属处形成互连结构，所述互 连结构平行于该目标功能模块与外部电压输入端之间的互连线，并在平行的所述互连结构和互连线之间形成导电插塞，以改变该目标功能模块与外部电压输入端之间的互连线的结构。上述通过改变待优选的功能模块周边的功能模块与外部电压输入端之间的互连线的结构，同样有助于降低所述待优选的功能模块的压降值。尤其是当所述改变待优选的功能模块与外部电压输入端之间的互连线下方没有填充金属时，通过改变待优选的功能模块周边的功能模块与外部电压输入端之间的互连线的结构，可在降低对于芯片精度影响的前提下，降低待优选的功能模块的压降值，以提升芯片性能。本发明芯片改进方法，在通过上述芯片压降的测试方法获取芯片中各功能模块的压降值后，在芯片上形成互连结构(即新的互连线)，用以连接所述待优化的功能模块和外部电压输入端，或是用于连接所述待优化的能模块周边的功能模块和外部电压输入端，降低所述待优化的功能模块与外部电压输入端之间的第一等效电阻，以降低芯片上的功能模块的压降数值，优化芯片性能。实施例4此外，本发明还提供了一种芯片结构的测试方法。所述芯片的结构与上述芯片压降的测试方法各实施例中的芯片结构相同，其包括所述芯片包括衬底、位于衬底上的多个功能模块，以及用于连接各功能模块的互连线层。所述功能模块包括：通过互连线层连接外部电压输入端；且各功能模块通过互连线层电连接在一起；此外，所述芯片的互连线层为多层结构，其包括多层互连线。在芯片设计时，会针对芯片的具体要求设计各互连线层的结构，从而确保芯片的能耗等性能，因而每一层互连线都具有确定的方块电阻。本实施例中，第n层的互连线的方块电阻为Rn。而且多层互连线中，相邻层的互连线通过通孔结构(via)结构连接。芯片的具体结构参考以上内容，在此不再赘述。然而在芯片实际制备过程中，会基于工艺偏差，造成用于通孔偏移等缺陷，从而影响后续形成的芯片性能。为此，需要对芯片结构进行测试，以检测出芯片的中互连线层与原先设计版图之间的误差。本发明芯片结构的测试方法可高效而准确地检测出存在缺陷的互连线，进而改进芯片结构。参考图8，本实施例芯片的验证方法包括：执行步骤S31：获取所述外部电压输入端与各功能模块之间的第三等效电阻；之后，执行步骤S32：获取多个功能模块两两之间的第四等效电阻；在上述第一等效电阻和第二等效电阻时，需要对点对点电阻测试设备载入文件信息，所述文件信息包括：芯片的版图设计文件(如LVS文件，LVS全称为LayoutVersusSchematic)、各互连线的方块电阻、用于识别芯片的设计版图中各功能模块的名称等。在获取所述第三等效电阻和第四等效电阻的步骤中，向等效电阻获取的工具载入第1层至第a层的互连线的方块电阻值，如R1、R2……Ra；并设定第a+1层至第b层互连线的方块电阻值为0，其中，b为互连线层中的互连线数量，且b≥a＞0。之后，执行步骤S33，基于所述第三等效电阻和第四等效电阻建立所述芯片的第一电阻特性矩阵Mii(a)，i为芯片中功能模块的个数，其中第n行的元素为包括Rnm和Rnn，其中Rnm为第m个功能模块对第n个功能模块的电阻影响数值，Rnn为第n个功能模块的第一等效电阻；所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm为第n个功能模块与第m个功能模块之间的第二等效电阻。建立所述电阻特性矩阵Mii的具体方法如上芯片压降的测试方法的实施例所述，在此不再赘述。接着执行步骤S34，获取所述外部电压输入端与各功能模块之间的第五等 效电阻；执行步骤S35，获取多个功能模块两两之间的第六等效电阻；在获取所述第五等效电阻和第六等效电阻的步骤中，向等效电阻获取的工具载入第1层至第a-1层的互连线的方块电阻值，如R1、R2……Ra-1；并设定第a层至第b层互连线的方块电阻值为0；接着执行步骤S36，基于所述第五等效电阻和第六等效电阻建立所述芯片的第二电阻特性矩阵Mii(a-1)；执行步骤S37，获取第a层互连线的电阻相关矩阵M(a)＝Mii(a)-Mii(a-1)；再执行步骤S38，通过上述方法获取各互连线的电阻相关矩阵；具体地，可对每一层互连线进行上述S31～S37的步骤，从而获得每一层互连线对应的电阻相关矩阵M(1)、M(2)……M(b)。如，最后执行步骤S39，通过比较不同互连线对应的电阻相关矩阵中同一位置的元素的关系，分析所述互连线层的性能，以测试芯片结构。本实施例中，所述步骤S39的具体步骤包括：通过比较不同的互连线对应的电阻相关矩阵中，沿第1行第1列的元素所处的矩阵对角线上的相同位置的元素的关系，以检测每一层互连线的性能是否符合要求，从而测试芯片结构。比如，在芯片中，位于最上层的互连线对于芯片整体电阻的贡献通常远远小于下方各层互连线对于芯片整体电阻的贡献，因而，各互连线对应的电阻相关矩阵阵，位于第1行第1列的元素应当小于位于第2行第2列的元素。但在步骤S39中，若某一层互连线对应的电阻相关矩阵阵中，第1行第1列的元素大于位于第2行第2列的元素，此时该互连线层的第一层或第二层存有缺陷。如，比较分析M(1)中R111和R1ii所在对角线上的各元素，以及M(2)中R211和R2ii所在对角线上的各元素，以分析所述第一层互连线和第二层互连线的性能。通常在R111和R1ii所在对角线上的各元素中，R111最小，若R111 大于R122或R133……R1ii，或是，在M(2)中R211和大于R211所在对角线上的其他元素R222或R233……R2ii则第一层互连线则可能存有缺陷。采用本发明芯片的验证方法，可快速而有效地验证芯片的互连线层结构是否符合设计要求，且快速而有效地检测获得出问题的互连线。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。当前第1页1 2 3