军用船舶的噪声或振动测量系统的振动信号处理装置的制作方法

本实用新型属于振动信号处理技术领域，具体涉及一种军用船舶的噪声或振动测量系统的振动信号处理装置。

背景技术：

军用船舶的噪声或振动测量系统现阶段常用的振动数据处理器如图1所示，首先该电路只能做数据采集和简单的处理，信号处理能力弱。其次信号运算的功能都在pc端软件完成，多台连接时pc端软件负载重，且数据处理时效性低、速度慢、整个系统效率低，满足不了数据处理实时、高速的需求。

技术实现要素：

发明目的：针对现有技术存在的不足，本实用新型的目的是提供一种军用船舶的噪声或振动测量系统的振动信号处理装置。

技术方案：为了实现上述发明目的，本实用新型采用的技术方案如下：

一种军用船舶的噪声或振动测量系统的振动信号处理装置，其特征在于：包括依次连接的A/D转换器、FPGA芯片、DSP芯片和PC机，所述A/D转换器与振动信号采集装置连接，所述DSP芯片通过EMIF接口和UPP接口与FPGA芯片连接，所述DSP芯片连接有实时时钟电路和可编程只读存储器，所述FPGA 芯片连接有JTAG芯片和用于FPGA的配置Proms。

作为优选，在所述FPGA芯片内设置有FIFO存储器，所述UPP接口与FIFO 存储器连接，所述DSP芯片通过UPP接口连续的读取FIFO存储器内的数据。

作为优选，所述DSP芯片为TMS320C6748芯片。

作为优选，所述DSP芯片连接有实时时钟电路，所述实时时钟电路包括实时时钟芯片、与实时时钟芯片连接的电池和晶体振荡器。

作为优选，所述实时时钟芯片为DS1390U-33，所述电池为锂二氧化锰电池 CR1220，所述晶体振荡器为外置晶体振荡器。

作为优选，所述可编程只读存储器为AT24C256C-SSHL-B，所述可编程只读存储器与DSP芯片之间并联有电阻。

作为优选，所述DSP芯片连接有用于芯片测试的中央处理器，所述中央处理器设置有JTAG接口，所述中央处理器连接有线路驱动器和缓冲器，所述线路驱动器和缓冲器为SN74LVC2G34DBVR。

作为优选，所述A/D转换器为AD7768-4BSTZ。

作为优选，所述FPGA芯片为EP4CE40F29I7N，所述用于FPGA的配置Proms 为EPCS64SI16N。

有益效果：与现有技术相比，本实用新型具有以下优点：

本实用新型提供一种DSP芯片+FPGA拓扑结构，通过将高速采集部分和低速信号处理部分分开的方法，将FPGA集成在DSP芯片前面对信号进行高速预处理，完成信号采集抽取转换为低速的数据信号，通过高速的UPP端口传送给 DSP芯片，在DSP芯片中完成信号处理的各种算法，实现了在嵌入式系统电路内完成采集和信号处理的功能。本实用新型的新电路结构各部分工明确，效率高。新电路结构具备数据采集能力，信号处理能力，闭环控制能力，能适应多种系统的需求。新电路信号处理在嵌入式端完成，降低PC端的工作量，有利于系统扩容。

附图说明

图1是现有的军用船舶的噪声或振动测量系统的振动信号处理装置原理框图；

图2是军用船舶的噪声或振动测量系统的振动信号处理装置原理框图；

图3是军用船舶的噪声或振动测量系统的振动信号处理装置DSP芯片部分引脚连接图一；

图4是军用船舶的噪声或振动测量系统的振动信号处理装置DSP芯片部分引脚连接图二；

图5是军用船舶的噪声或振动测量系统的振动信号处理装置DSP芯片部分引脚连接图三；

图6是军用船舶的噪声或振动测量系统的振动信号处理装置DSP芯片电源部分引脚连接图；

图7是军用船舶的噪声或振动测量系统的振动信号处理装置实时时钟电路原理图；

图8是军用船舶的噪声或振动测量系统的振动信号处理装置AT24C256C-SSHL-B与DSP芯片连接的电路原理图；

图9是军用船舶的噪声或振动测量系统的振动信号处理装置JTAG接口电路原理图；

图10是军用船舶的噪声或振动测量系统的振动信号处理装置线路驱动器和缓冲器电路原理图；

图11是军用船舶的噪声或振动测量系统的振动信号处理装置EPCS64SI16N 芯片与FPGA连接的电路原理图；

图12是军用船舶的噪声或振动测量系统的振动信号处理装置JTAG芯片与 FPGA连接的电路原理图。

具体实施方式

下面结合附图进一步阐明本实用新型。

如图1所示，本申请的军用船舶的噪声或振动测量系统的振动信号处理装置，包括依次连接的A/D转换器、FPGA芯片、DSP芯片和PC机，A/D转换器与振动信号采集装置连接，DSP芯片通过外部存储器接口EMIF和通用并行接口 UPP与FPGA芯片连接。EMIF与FPGA相连，DSP芯片通过EMIF将通道参数传送给FPGA芯片，DSP芯片连接有实时时钟电路和可编程只读存储器，FPGA 芯片连接有JTAG芯片和用于FPGA的配置Proms。FPGA芯片根据通道参数调整系统的工作状态，开始采集数据，并将数据抽取降低采样率后传送通过UPP 接口给DSP芯片，DSP芯片对数据进行运算，根据通信协议打包后传送至PC 机终端显示。

具体的，在FPGA芯片内设置有FIFO存储器，UPP接口与FIFO存储器连接，DSP芯片通过UPP接口连续的读取FIFO存储器内的数据，FIFO(First Input First Output)即先入先出队列。UPP接口只有两个数据通道，没有地址线的概念，是通过START/ENABLE/WAIT/CLOCK信号控制数据的传输和同步。DSP芯片通过UPP接口连续的读取FIFO存储器里的数据，或把数据写入FIFO，而不像 EMIF先要发送地址信号然后读取或写入数据，所以UPP接口的通讯速率要比 EMIF高很多。

本实用新型的DSP芯片采用德州仪器的TMS320C6748芯片。

DSP芯片连接有实时时钟电路，实时时钟电路包括实时时钟芯片、与实时时钟芯片连接的电池和晶体振荡器等。实时时钟芯片采用DS1390U-33，电池为锂二氧化锰电池CR1220，晶体振荡器为外置晶体振荡器。DS1390U-33芯片的 Vback引脚与电池连接，x1与x2引脚与外置晶体振荡器连接，晶体振荡器频率为32.768KHz。

DSP芯片连接有可编程只读存储器，可编程只读存储器为 AT24C256C-SSHL-B，可编程只读存储器通过电阻与DSP芯片连接。电阻并联在AT24C256C-SSHL-B与DSP芯片之间。T24C256是ATMEL公司256kbit串行电可擦的可编程只读存储器，8引脚双排直插式封装，具有结构紧凑、存储容量大等特点，特别适用于本实用新型的具有高容量数据储存要求的数据采集系统。

DSP芯片连接有用于芯片测试的中央处理器CPU，中央处理器CPU设置有 JTAG接口，中央处理器CPU连接有线路驱动器和缓冲器，线路驱动器和缓冲器为SN74LVC2G34DBVR。JTAG主要用于芯片内部测试。标准的JTAG接口B包括4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。JTAG引脚的定义为：TCK为测试时钟输入；TDI为测试数据输入，数据通过TDI引脚输入JTAG接口；TDO为测试数据输出，数据通过TDO引脚从 JTAG接口输出；TMS为测试模式选择，TMS用来设置JTAG接口处于某种特定的测试模式；TRST为测试复位，输入引脚，低电平有效。

线路驱动器为中央处理器CPU提供功率驱动并其锁存器的作用，缓冲器就可以使高速工作的CPU与慢速工作的外设起协调和缓冲作用，实现数据传送的同步。

A/D转换器为AD7768-4BSTZ。FPGA芯片为EP4CE40F29I7N，用于FPGA 的配置Proms为EPCS64SI16N芯片。EPCS64SI16N芯片可以存储FPGA器件的配置数据，支持主动串行配置和重新上电时的数据到设备或重新配置。

本实用新型在使用时，上电后，DSP芯片将通道参数(放大倍数、采样率、抽取率，滤波系数等)通过EMIF接口传送给FPGA芯片，FPGA芯片根据参数调整系统的工作状态，开始采集数据，并将数据抽取降低采样率后传送通过UPP 接口传输给DSP芯片，DSP芯片对数据进行运算(例如fft，1/3倍频程、特征值等)，根据通信协议打包后传送至PC机终端显示。

本实用新型提供一种DSP芯片+FPGA拓扑结构，通过将高速采集部分和低速信号处理部分分开的方法，将FPGA集成在DSP芯片前面对信号进行高速预处理，完成信号采集抽取转换为低速的数据信号，通过高速的UPP端口传送给 DSP芯片，在DSP芯片中完成信号处理的各种算法，实现了在嵌入式系统电路内完成采集和信号处理的功能。本实用新型的新电路结构各部分工明确，效率高。新电路结构具备数据采集能力，信号处理能力，闭环控制能力，能适应多种系统的需求。新电路信号处理在嵌入式端完成，降低PC端的工作量，有利于系统扩容。