用于识别集成电路的供电电压误差的方法
【技术领域】
[0001]本发明涉及一种用于识别集成电路的供电电压误差的方法以及用于执行该方法的计算单元。
【背景技术】
[0002]由于机动车中的计算要求总是继续提高，所以专门的功能增多地转移到硬件或集成电路、诸如专门的FPGA片上系统(SoC)中，以便这样实现非常高的计算能力。这些系统中的许多也承担安全关键功能，使得为了实现安全目的、例如ASIL-B，必须实现相应的测试覆盖。常见的测试根据现有技术限于软件。所述测试包含ECC、CRC或奇偶性。
[0003]然而也非常重要且关键的是供电电压。这样，当前的FPGA必须部分地被供给同时具有小公差(例如3%)的低电压(例如IV)。在公差之外的供电电压的(例如由纹波、负载扰动以及诸如此类引起的)波动可能导致集成电路的未定义的状态并且因此必须被防止或至少被识别，以便能够相应地作出反应。
[0004]可以利用比较器来监控供电电压。但是，对于所提及的集成电路、如FPGA而言，这种形式的监控是不合适的，因为适当的比较器窗口将进一步缩窄可供使用的电压范围。此夕卜，对于比较器而言必要的电阻分压器并不以足够的精确度并且所需的长期稳定性而可供使用。在汽车领域中，出发点是，电阻在其运行持续时间结束时可能与其标称值的偏差大于10%，即使该电阻被规划有例如仅0.1%的初始公差。此外，比较器在其探测速度(带宽)方面是受限的、昂贵的并易受误差影响的。电压的平均值可以利用简单的装置、例如简单的模数转换器ADU来分析，而对短暂的偏差(短时脉冲波干扰、尖峰)的识别明显要求更高。
【发明内容】
[0005]因此值得期望的是，拥有一种方法，其尤其识别供电电压的短暂的波动并且避免前面所描述的缺点。
[0006]根据本发明，提出具有独立权利要求的特征的用于识别集成电路的供电电压误差的方法以及用于执行该方法的计算单元和计算机程序。有利的扩展方案是从属权利要求以及随后的描述的主题。
[0007]本发明介绍一种简单但尽管如此可靠的也识别短暂的供电电压波动的可能性。这特别是对于在机动车中的使用而言、例如在集成电路是机动车的控制设备的部分时是有利的。因此，可以提高安全性。尤其是，在识别出供电电压误差的情况下可以通过将集成电路复位又建立所定义的状态。
[0008]已知的是，逻辑门的所谓的门运行时间尤其依赖于逻辑门的供电电压。将逻辑门固有的结构造成的门运行时间、即直至门在其输出端上对其输入端上的变化作出反应的时间称作门运行时间。通过监控逻辑电路的门运行时间或表征逻辑电路的门运行时间的值因此可以监控逻辑电路的供电电压。如果在此确定供电电压具有不允许的值，则通过将集成电路复位来对此作出反应，以便集成电路又占据所定义的状态。优选地，逻辑电路是集成电路的部分。
[0009]利用本发明可能的是，对集成电路、诸如微控制器、ASIC或FPGA的供电电压就与标称值的偏差予以监控。优选地，为此预先给定一个或多个阈值，所述阈值形成供电电压的允许的范围的边界并且因此围绕标称值形成门运行时间的边界。如果运行时间位于允许的范围之外，则与此相应地供电电压也位于围绕标称值的允许的公差之外。合适的阈值(即下阈值和/或上阈值)合乎目的地依赖于电路来预先给定并且尤其可以以测试方式来确定。当涉及绝对阈值时，所述阈值尤其根据标称值来预先给定。
[0010]此外已知的是，门运行时间依赖于温度。为了顾及到该特性，合乎目的地也依赖于温度预先给定所述一个或多个阈值。为此，例如可以使用依赖于温度的特征曲线族，在运行时间从所述特征曲线族可以读出依赖于温度的阈值。
[0011]用于监控门运行时间的有利的逻辑电路具有多个串联连接的逻辑门。逻辑门的数目于是可以被选择为使得在公差之外的电压波动导致能可靠区分的门运行时间。特别简单且可靠的实施方式包括作为逻辑门的非门。非门特别好地适合，因为其仅具有一个输入端和一个输出端并且因此可以简单地建立布线。为了实现高的门运行时间，CMOS门是优选的。然而，应强调的是，所有类型的逻辑门基本上都适合于本发明。
[0012]用于监控门运行时间的优选的可能性是监控在串联连接的逻辑门的输出端上产生的信号模式。如果该信号模式以一采样率定期地被采样或检测，则该信号模式的改变表明供电电压的改变。例如在一列非门中，在采样率恒定的情况下在输出端上作为信号模式产生依赖于门运行时间的确定长度的“O”和“I”的交替序列。为了简化采样，在多个串联连接的逻辑门的输出端上产生的信号模式可以被存储在多个触发器中。
[0013]该类型的特别优选的逻辑电路在公开文献“Dynamic Voltage Scaling forCommercial FPGAs，，(Chow, C.T.等人，Field-Programmable Technology, 2005.Proceedings.2005 IEEE Internat1nal Conference on，第 173-180 页)中予以描述。该电路被称作“Logic Delay Measurement Circuit (逻辑延迟测量电路)”(LDMC)和被使用，以便能够利用尽可能强地减小的供电电压来运行FPGA。在该文献中，供电电压用作调节量并且不被监控。对关键的供电电压值的反应甚至已经不是主题。
[0014]用于实现本发明的简单可能性是，测量信号的第一类型(即要么下降要么上升)的信号边沿的运行时间通过逻辑电路作为门运行时间来监控并且同时对产生的信号模式的采样通过测量信号的第二类型(即与此相应地上升或下降)的信号边沿来触发。
[0015]监控的简单且可靠的形式是将在多个串联连接的逻辑门的输出端上在第一时刻产生的信号模式与在多个串联连接的逻辑门的输出端上在不同的第二时刻产生的信号模式进行比较。合乎目的地，这两个时刻分离采样行为。简单的比较可以通过使用XOR门来进行，其中这两个信号模式的模式位置被进行XOR逻辑运算。如果模式相同，则在所有位置上产生“O”。
[0016]根据本发明的计算单元、例如机动车的控制设备尤其以程序技术被设立用于执行根据本发明的方法。
[0017]该方法以软件形式的实现也是有利的，因为这尤其在实施的控制器设备还被用于其他任务并且因此总归存在时引起特别低的成本。用于提供计算机程序的合适的数据载体尤其是闪存和EEPR0M。
[0018]本发明的其他优点和扩展方案从说明书和所附的附图中得到。
[0019]应理解的是:上面所提及的和随后还要阐述的特征不仅能够以分别所说明的组合而且也能够以其他组合或单独地被使用，而不离开本发明的范围。
【附图说明】
[0020]借助实施例在附图中示意性地示出了本发明并且在下文中参照附图详细地描述本发明。
[0021]图1a示出第一优选逻辑电路，其门运行时间可以被监控以便监控供电电压。
[0022]图1b示出第二优选逻辑电路，其门运行时间可以被监控以便监控供电电压。
[0023]图2以流程图示出根据本发明的方法的优选的实施方式。
【具体实施方式】
[0024]在图1a和图1b中示意性地示出了两个优选逻辑电路100a、100b。相同的元件在此配备有相同的附图标记。
[0025]在下文中现在首先更详细地描述逻辑电路100a，其中接着探讨与逻辑电路10b的区别。
[0026]逻辑电路10a具有多个在这里被构造为非门101的逻辑门，所述逻辑门串联连接。可看到的是，在前的非门101的输出端分别与随后的非门101的输入端连接。非门101的数目在这里为128，然而该数目可以关于应用而被选择。
[0027]为了监控门运行时间，测量信号CLK被施加到第一非门的输入端上并且在非门101的输出端上产生的信号模式被采样。测量信号CLK优选地被构造为具有两个信号电平“I”和“O”的矩形信号。为了简化采样，非门101的每个输出端与触发器102的数据输入端D连接。同时，触发器102的时钟输入端〈分别与测量信号CLK连接。以这种方式在每个采样过程中存储在触发器102的输入端上施加的信号并且在触发器102的输出端上输出。采样过程的时刻依赖于所使用的触发器的类型。
[0028]触发器102在这里优选地被构造为D触发器。D触发器具有数据输入端(D)、数据输出端(Q)和时钟输入端(时钟的C，经常示出为“>”)。在这里涉及单边沿控制的D触发器，其随着上升的时钟边沿存储输入端D的逻辑状态并且输出到Q上。在该实施方式中，通过以下方式监控门运行时间:确定在测量信