专利名称：四通道的数控系统endat2.2接口的制作方法
技术领域：
本发明涉及数控机床领域的绝对式编码器的数据接收，具体地说是一种四通道的数控系统ENDAT2.2接口。
背景技术：
数控机床系统中使用的传统的编码器接口只能支持增量式编码器的相关通信协议，当系统在工作中断电的时候，位置数据往往因为不能及时保存而造成丢失。在重新上电后由于丢失了位置数据，使得系统不能够对未加工完成的工件继续加工，从而造成生产的损失。绝对式编码器的每个位置都有一个唯一的标识，所以无需记忆数据。而国内外目前现有绝对式编码器接口大多只支持一路数据接口，这造成了引脚与芯片逻辑资源的浪费，因此开发一种多通道的绝对式编码器数字接口显得十分必要。在众多的光电式编码器协议中，德国海德汉公司推出的最新接口协议ENDAT2.2因为它优越的特性而逐步地适用在大多数数控系统上。ENDAT2.2与其他编码器的接口协议相比，它具有如下优点:位置值与附加信息可同时传输；实现了全数字传输功能；具有监控和诊断功能；具有更宽的电压范围和更高的传输速率。
发明内容
针对现有技术中的不足之处，本发明要解决的技术问题是提供一种可以实时接收四通道绝对位置值数据，避免因掉电位置数据丢失的支持四通道ENDAT2.2协议的数字编码器接口。本发明为实现上述目的所采用的技术方案是:四通道的数控系统ENDAT2.2接口，包括FPGA模块，通过数据收发接口电路向编码器发送命令，同时读取编码器的反馈数据；通过PCI总线将该反馈数据传送给上位机，并将上位机对光电编码器的控制信号通过数据收发接口电路输出至编码器；数据收发接口电路，接收四通道的编码器数据，同时向四通道编码器发送命令。所述FPGA模块包括:SOPC模块，是上位机的协处理器，通过ENDAT接口 IP核读取和发送编码器的反馈数据，并对双口 RAM模块进行读写操作；ENDAT接口 IP核，分别与编码器和SOPC模块中的ENDAT端口通信；PCI接口 IP核，负责下位机与上位机之间通过PCI总线协议进行通讯；与双口 RAM模块和上位机通信；双口 RAM模块，用来存储编码器的反馈数据和上位机发出的指令以及参数，分别与PCI接口 IP核和SOPC模块的RAM端口通信。所述SOPC模块包括软核处理器，片上存储器，RAM端口和ENDAT端口，通过AVALON总线互相通信；RAM端口可以通过双口 RAM模块进行读写操作；ENDAT端口与ENDAT接口 IP核通信。所述数据收发电路包括4通道的RS485串口协议电平转换电路和4通道的九针串□。所述编码器为支持ENDAT2.2数据协议的绝对式的光电编码器，并自带ROM存储器。所述反馈数据为编码器的位置值，编码器的型号和参数，用于伺服电机运转状态的诊断信息。所述FPGA模块读取编码器的反馈数据步骤为:FPGA模块从双口 RAM模块中读取上位机发来的命令和参数；将命令和参数发送给编码器；下位机开始接受编码器发送数据；将编码器的位置值和编码器圈数保存在双口 RAM模块中；如果继续读取位置值，返回下位机开始接受编码器发送数据步骤；如果不继续读取位置值，读取结束。本发明具有以下优点:I实现了四通道绝对编码器位置值的实时接收，解决了传统的只能接收一路数据或者只能接收增量式位置值在检测多个电机状态时产生的问题。2传统的ENDAT2.2接口使用片外ram和独立的PCI接口芯片实现信息存储和与上位机之间的数据通讯。为了提高接口的集成性，本专利采用ALTERA公司提供的CycloneIII系列FPGA芯片并将整个系统集成在一个硅片上。因为Cyclone III提供了大量的逻辑单元(LE)，所以将系统的RAM和PCI接口从片外移植到片上，这样大大提高了 SOPC系统的灵活性和可扩充性。3本接口不仅可以实现传统编码器接口对于位置值的读取，还可以完成对编码器参数和诊断信息的读取，从而实现对伺服电机的运动控制。
图1为应用四通道的数控系统ENDAT2.2接口系统结构框图；图2为本发明FPGA模块结构框图；图3为下位机驱动流程图。
具体实施例方式下面结合附图及实施例对本发明做进一步的详细说明。一种基于ENDAT2.2的四通道绝对式编码器数字接口，通过数据收发电路向支持ENDAT2.2协议的光电编码器发送命令来读取位置值以及其他信息，然后下位机通过驱动将获得的信息经过FPGA模块处理之后通过PCI总线反馈给上位机。如图1所示。FPGA模块作为四通道数字接口的控制核心，通过数据收发接口电路向光电编码器发送命令，同时接收编码器的反馈数据，通过PCI总线将该反馈数据传送给上位机，并将上位机对光电编码器的控制信号通过数据收发接口电路输出至绝对式编码器。数据收发电路接收四通道的编码器数据，同时向四通道编码器发送命令，它包括4通道的RS485串口协议电平转换电路和4通道的九针串口(公头)。FPGA模块结构如图2所示，包括:SOPC模块，包括软核处理器及片上存储器模块、RAM端口，ENDAT端口，是上位机的协处理器，负责读取和发送编码器数据，并可以对双口 RAM模块进行读写操作；RAM端口，NIOS软核可以通过它对双口 RAM模块的a端口进行读写操作。双口 RAM模块，用来存储编码器的数据和上位机发出的指令以及参数；PCI接口 IP核，负责下位机与上位机之间通过PCI总线协议进行通讯；采用FPGA片内双口 RAM模块来取代传统的片外RAM。ALTERA公司的QUARTUS II软件提供了定制双口 RAM模块的功能，为了方便PCI总线的读写和功能的扩展，这里我们定制了字宽32位，地址空间为10位的存储器。在RAM数据布局的设计上，约定数据从低地址到高地址依次存放第一到四通道的控制信息、上位机发送给Nios II软核的信息(下行信息)和Nios II软核传送给上位机的信息(上行信息)。双口 RAM模块提供了一个共享的数据空间，Nios II软核和上位机可以分别通过双口 RAM模块的A 口和B 口对同一个地址空间进行读写，从而完成两者之间的数据通信。为了能和数控上位机联系，选用传统的通用局部总线PCI总线作为通信总线。因为Cyclone III处理器丰富的片内逻辑资源，所以我们没有使用专用的PCI总线接口芯片，而是在FPGA片内集成了完成其总线协议的IP核。使用硬件描述语言在QUARTUS II工程里添加PCI接口 IP核的用户逻辑。所述的RAM端口有I个输入端和3个输出端，输入端读取来自双口 RAM模块的a端口数据，三个输出端分别向双口 RAM模块的a端口写入32位数据位，同时向a端口发送10位的数据地址以及读/写控制位。所述的ENDAT端口有2个输入端和4个输出端，两个输入端分别读取来自ENDAT接口 IP核的16位数据和读取ENDAT接口 IP核就绪信号n_ready，四个输出端分别向ENDAT接口 IP核写入16位数据，发送6位数据地址以及发送读信号和写信号。为了实现对ENDAT端口的时序约束，需要将自定义的逻辑组件即ENDAT端口同时满足ENDAT接口 IP核的时序要求和AVALON总线的时序规范。本专利的工作频率为48Mhz，如果在S0PC-BHLDER中以时钟周期为基本时间单位，那么续/写等待时间的最小值均为(80/20) 4个时钟周期。因为读/写数据的建立和保持时间相同，那么按照ENDAT协议IP核的相关要求，设置建立和保持时间为I周期，读和写的等待时间均为5周期。所述FPGA模块为下位机，其驱动流程如图3所示。首先下位机从双口 RAM模块的下行信息中读取上位机发来的命令和相关参数，然后将它们发送给编码器，下位机准备接受编码器发来的位置值，待编码器位置值发送完毕，下位机将原始数据处理之后通过双口RAM模块的a端口存入到双口 RAM模块的上行信息中，等待上位机通过PCI总线向双口 RAM模块的b端口读取数据。
权利要求
1.一种四通道的数控系统ENDAT2.2接口，其特征在于，包括 FPGA模块，通过数据收发接口电路向编码器发送命令，同时读取编码器的反馈数据；通过PCI总线将该反馈数据传送给上位机，并将上位机对光电编码器的控制命令通过数据收发接口电路输出至编码器； 数据收发接口电路，接收四通道的编码器数据，同时向四通道编码器发送命令。
2.根据权利要求1所述的四通道的数控系统ENDAT2.2接口，其特征在于，所述FPGA模块包括: SOPC模块，是上位机的协处理器，通过ENDAT接口 IP核读取和发送编码器的反馈数据，并对双口 RAM模块进行读写操作； ENDAT接口 IP核，分别与编码器和SOPC模块中的ENDAT端口通信； PCI接口 IP核，负责下位机与上位机之间通过PCI总线协议进行通讯；与双口 RAM模块和上位机通信； 双口 RAM模块，用来存储编码器的反馈数据和上位机发出的指令以及参数，分别与PCI接口 IP核和SOPC模块的RAM端口通信。
3.根据权利要求1所述的四通道的数控系统ENDAT2.2接口，其特征在于，所述SOPC模块包括软核处理器，片上存储器，RAM端口和ENDAT端口，通过AVALON总线互相通信；RAM端口可以通过双口 RAM模块进行读写操作；ENDAT端口与ENDAT接口 IP核通信。
4.根据权利要求1所述的四通道的数控系统ENDAT2.2接口，其特征在于，所述数据收发电路包括4通道的RS485串口协议电平转换电路和4通道的九针串口。
5.根据权利要求1所述的四通道的数控系统ENDAT2.2接口，其特征在于，所述编码器为绝对式的光电编码器，并自带ROM存储器。
6.根据权利要求1所述的四通道的数控系统ENDAT2.2接口，其特征在于，所述反馈数据为编码器的位置值，编码器的型号和参数，以及用于伺服电机运转状态的诊断信息。
7.根据权利要求1所述的四通道的数控系统ENDAT2.2接口，其特征在于，所述FPGA模块读取编码器的反馈数据步骤为: FPGA模块从双口 RAM模块中读取上位机发来的命令和参数； 将命令和参数发送给编码器； 下位机开始接受编码器发送数据； 将编码器的位置值和编码器圈数保存在双口 RAM模块中； 如果继续读取位置值，返回下位机开始接受编码器发送数据步骤； 如果不继续读取位置值，读取结束。
全文摘要
本发明涉及数控机床领域的绝对式编码器的数据接收，具体地说是一种四通道的数控系统ENDAT2.2接口。本发明采用32位嵌入式软核处理器Nios II为数据处理核心，ENDAT 2.2为编码器数字接口协议，并完成基于可编程片上系统(SOPC)的硬件设计和相应的驱动设计，通过PCI总线与PC数控上位机协同工作，完成对光电编码器的控制与数据采集。经验证，ENDAT 2.2接口的高速性和可靠性能满足高档数控系统对运动控制的要求，可以为数控上位机及时地提供准确的位置值和诊断信息。
文档编号G05B19/18GK103163825SQ20111040855
公开日2013年6月19日 申请日期2011年12月9日 优先权日2011年12月9日
发明者郑一麟, 林浒, 陶耀东, 郑飂默, 陈龙 申请人:中国科学院沈阳计算技术研究所有限公司