基准电压电路的制作方法
【专利摘要】提供能够调整为任意的输出电压、任意的温度特性的基准电压电路。构成为，具备：基准电流产生电路，对多个PN结元件的正向电压之差进行电流转换来产生第一电流；电流产生电路，使用由基准电流产生电路产生的第一电流来产生第二电流；以及电压发生电路，具有通过流动第一电流来产生具有正温度特性的第一电压的第一电阻元件，和通过流动第一电流及第二电流来产生具有负温度特性的第二电压的第二电阻元件，输出将第一电压和第二电压相加的基准电压。
【专利说明】基准电压电路
【技术领域】
[0001]本发明涉及生成基准电压的带隙基准电压电路，更详细而言涉及调整基准电压的温度特性的技术。
【背景技术】
[0002]图7示出现有的带隙基准电压电路的电路图。现有的带隙基准电压电路，由PMOS晶体管 602、603、605、606、NMOS 晶体管 604、609、双极晶体管 611、612、613、电阻 607、608、启动电路601、输出端子610、电源端子101、接地端子100和基板端子620构成。
[0003]对连接进行说明。PMOS晶体管602，其栅极与启动电路601连接，漏极与NMOS晶体管609的栅极及漏极和NMOS晶体管604的栅极连接，源极与电源端子101连接。PMOS晶体管603，其漏极及栅极与NMOS晶体管604的漏极连接，源极与电源端子101连接。PMOS晶体管605，其栅极与PMOS晶体管603的栅极连接，漏极与NMOS晶体管609的漏极及栅极连接，源极与电源端子101连接。PMOS晶体管606，其漏极与输出端子610及电阻608的一个端子连接，源极与电源端子101连接。双极晶体管613，其发射极与电阻608的另一个端子连接，基极与接地端子100连接，集电极与基板端子620连接。NMOS晶体管604，其栅极与NMOS晶体管609的栅极连接，源极与电阻607的一个端子连接。双极晶体管611，其基极与接地端子100连接，发射极与电阻607的另一个端子连接，集电极与基板端子620连接。双极晶体管612，其基极与接地端子100连接，发射极与NMOS晶体管609的源极连接，集电极与基板端子620连接。
[0004]现有技术文献专利文献
专利文献1:日本特开平6 - 309052号公报。
【发明内容】
[0005]发明要解决的课题
然而在现有技术中，存在当为了调整在输出端子610产生的输出电压的值而调整电阻608，则输出电压的温度特性发生变化这一课题。另外，还存在难以输出双极晶体管613的PN结的正向电压以下的电压这一课题。
[0006]本发明是为了解决以上那样的课题而设计的，提供能够调整为任意的输出电压、任意的温度特性的基准电压电路。
[0007]用于解决课题的方案
为了解决现有的课题，本发明的基准电压电路为如下的结构。
[0008]一种基准电压电路，具备:基准电流产生电路，对多个PN结元件的正向电压之差进行电流转换以产生第一电流；电流产生电路，使用由基准电流产生电路产生的第一电流来产生第二电流；以及电压发生电路，具有通过第一电流流动来产生具有正温度特性的第一电压的第一电阻元件和通过第一电流及第二电流流动来产生具有负温度特性的第二电压的第二电阻元件，输出将第一电压和第二电压相加的基准电压。
[0009]发明效果
依据本发明，能够调整为任意的输出电压、任意的温度特性。
【专利附图】
【附图说明】
[0010]图1是示出本发明的基准电压电路的基本结构的框图。
[0011]图2是示出第一实施方式的基准电压电路的电路图。
[0012]图3是示出第二实施方式的基准电压电路的电路图。
[0013]图4是示出第三实施方式的基准电压电路的电路图。
[0014]图5是示出第四实施方式的基准电压电路的电路图。
[0015]图6是示出第五实施方式的基准电压电路的电路图。
[0016]图7是示出现有的基准电压电路的电路图。
[0017]图8是示出第一、二、五实施方式中的基准电压的调整单元的电路图。
[0018]图9是示出第三、四的实施方式中的基准电压的调整单元的电路图。
【具体实施方式】
[0019]以下，参照附图对本发明的实施方式进行说明。
[0020]图1是示出本发明的基准电压电路的基本结构的框图。在图1中11是能够对PN结元件的正向电压之差进行电流转换，产生任意的值的第一电流的基准电流产生电路。12是使用由基准电流产生电路11产生的第一电流来产生第二电流的电流产生电路。13是使用由基准电流产生电路11产生的第一电流和由电流产生电路12产生的第二电流，使既定电流流经电阻，从而产生电压的电压发生电路。而且，将该电压作为基准电压输出至输出端子10。
[0021]<第一实施方式>
图2是示出第一实施方式的基准电压电路的电路图。
[0022]第一实施方式的基准电压电路具备PMOS晶体管111、112、113、114、116、118、120、NMOS 晶体管 115、117、119、电阻 131、132、104、105、PN 结元件 102、103、接地端子 100、电源端子101和输出端子106。由PMOS晶体管111、112、113、114、NMOS晶体管115和电阻131构成电流产生电路140。由PMOS晶体管116、118、NMOS晶体管117、119、电阻132和PN结元件102、103构成基准电流产生电路141。由PMOS晶体管120和电阻104、105构成电压发生电路142。
[0023]关于连接进行说明。PMOS晶体管111，其栅极与PMOS晶体管112的栅极及漏极连接，漏极与电阻104的一个端子和105的一个端子的连接点连接，源极与电源端子101连接。电阻104的另一个端子与输出端子106连接，电阻105的另一个端子与接地端子100连接。PMOS晶体管112，其漏极与PMOS晶体管113的源极连接，源极与电源端子101连接。PMOS晶体管113，其栅极与NMOS晶体管115的漏极连接，漏极与NMOS晶体管115的源极连接。NMOS晶体管115，其漏极与PMOS晶体管114的漏极连接，栅极与NMOS晶体管119的栅极连接，源极与电阻131的一个端子连接。电阻131的另一个端子与接地端子100连接。PMOS晶体管114，其栅极与PMOS晶体管116的栅极连接，源极与电源端子101连接。PMOS晶体管116，其栅极与PMOS晶体管118的栅极连接，漏极与NMOS晶体管117的漏极连接，源极与电源端子101连接。PMOS晶体管118，其栅极及漏极与NMOS晶体管119的漏极连接，源极与电源端子101连接。NMOS晶体管117，其栅极及漏极与NMOS晶体管119的栅极连接，源极与PN结元件102的阳极连接。PN结元件102的阴极与接地端子100连接。电阻132，其一个端子与NMOS晶体管119的源极连接，另一个端子与PN结元件103的阳极连接。PN结元件103的阴极与接地端子100连接。PMOS晶体管120，其栅极与PMOS晶体管118的漏极连接，漏极与输出端子106连接，源极与电源端子101连接。
[0024]接着，对第一实施方式的基准电压电路的动作进行说明。方便起见，为了简化，假定电阻131、132、104、105没有温度依赖性来进行说明。PN结元件102、103以适当的面积比(例如U匕4等)构成，基准电流产生电路141生成(式I)所示的电流。由于假定电阻132没有温度依赖性，因此生成的电流带有正温度特性。
【权利要求】
1.一种基准电压电路，具备: 基准电流产生电路，对多个PN结元件的正向电压之差进行电流转换，以产生第一电流； 电流产生电路，使用由所述基准电流产生电路产生的所述第一电流来产生第二电流；以及 电压发生电路，具有通过流动所述第一电流来产生具有正温度特性的第一电压的第一电阻，和通过流动所述第一电流及所述第二电流来产生具有负温度特性的第二电压的第二电阻， 输出将所述第一电压和所述第二电压相加的基准电压。
2.如权利要求1所述的基准电压电路，其特征在于，所述电流产生电路具备: 第一晶体管，其栅极与所述基准电流产生电路连接，流经基于所述第一电流的电流； 第二晶体管，其栅极与所述基准电流产生电路连接，漏极与所述第一晶体管的漏极连接，流经基于所述第一电流的电流； 第三晶体管，其栅极与所述第一晶体管的漏极连接，漏极与所述第二晶体管的源极连接，流经所述第二电流； 第三电阻，与所述第二晶体管的源极和所述第三晶体管的漏极连接，流经基于所述第一电流的电流和所述第二电流； 第四晶体管，其栅极及漏极与所述第三晶体管的源极连接；以及第五晶体管，其栅极与所述第四晶体管的栅极连接，漏极与所述电压发生电路连接，使所述第二电流流经所述第二电阻。
3.如权利要求2所述的基准电压电路，其特征在于，所述基准电流产生电路具备: 第六晶体管，其栅极及漏极与所述第一晶体管的栅极连接； 第七晶体管，其栅极与所述第六晶体管的栅极及漏极连接； 第八晶体管，其栅极及漏极与所述第二晶体管的栅极及所述第七晶体管的漏极连接；第九晶体管，其栅极与所述第八晶体管的栅极及漏极连接，漏极与所述第六晶体管的漏极连接； 第一 PN结元件，与所述第八晶体管的源极连接； 第四电阻，其一端与所述第九晶体管的源极连接；以及 第二 PN结元件，与所述第四电阻的另一端连接。
4.如权利要求2所述的基准电压电路，其特征在于，所述基准电流产生电路具备: 第六晶体管，其栅极与所述第一晶体管的栅极连接； 第七晶体管，其栅极与所述第六晶体管的栅极连接； 第八晶体管，其栅极及漏极与所述第二晶体管的栅极及所述第七晶体管的漏极连接；放大器，其反相输入端子与所述第八晶体管的源极连接，同相输入端子与所述第六晶体管的漏极连接，输出端子与所述第六及第七晶体管的栅极连接； 第一 PN结元件，与所述第八晶体管的源极连接； 第四电阻，其一端与所述第六晶体管的漏极连接；以及 第二 PN结元件，与所述第四电阻的另一端连接。
5.如权利要求1所述的基准电压电路，其特征在于，所述电流产生电路具备: 第一晶体管，其栅极与漏极连接； 第二晶体管，其漏极与所述第一晶体管的漏极连接； 第三电阻，与所述第二晶体管的源极连接； 第一放大器，其反相输入端子与所述第二晶体管的源极连接，同相输入端子与所述基准电流产生电路连接，输出端子与所述第二晶体管的栅极连接；以及 第三晶体管，其栅极与所述第一晶体管的栅极及漏极连接，漏极与所述电压发生电路连接，使所述第二电流流经所述第二电阻。
6.如权利要求5所述的基准电压电路，其特征在于，所述基准电流产生电路具备: 第六晶体管，其栅极与漏极连接； 第七晶体管，其栅极与所述第六晶体管的栅极及漏极连接； 第八晶体管，其栅极及漏极与所述第七晶体管的漏极连接，源极与所述第一放大器的同相输入端子连接； 第九晶体管，其栅极与所述第八晶体管的栅极及漏极连接，漏极与所述第六晶体管的漏极连接； 第一 PN结元件，与所述第八晶体管的源极连接； 第四电阻，其一端与所述第九晶体管的源极连接；以及 第二 PN结元件，与所述第四电阻的另一端连接。
7.如权利要求5所述的基准电压电路，其特征在于，所述基准电流产生电路具备: 第六及第七晶体管，彼此的栅极连接； 第二放大器，其反相输入端子与所述第七晶体管的漏极及所述第一放大器的反相输入端子连接，同相输入端子与所述第六晶体管的漏极连接，输出端子与所述第六及第七晶体管的栅极连接； 第一 PN结元件，与所述第七晶体管的漏极连接； 第四电阻，其一端与所述第六晶体管的漏极连接；以及 第二 PN结元件，与所述第四电阻的另一端连接。
8.如权利要求2至4的任一项所述的基准电压电路，其特征在于，所述第三电阻具备: 第一开关元件，连接在所述第三晶体管的漏极与所述第二晶体管的源极之间； 第五电阻，与所述第二晶体管的源极连接，由多个电阻串联构成；以及 第二开关元件，与所述由多个电阻串联构成的第五电阻的连接点连接。
9.如权利要求5至7的任一项所述的基准电压电路，其特征在于，所述第三电阻具备: 第一开关元件，连接在所述第一放大器的反相输入端子与所述第二晶体管的源极之间； 第五电阻，与所述第二晶体管的源极连接，由多个电阻串联构成；以及 第二开关元件，与所述由多个电阻串联构成的第五电阻的连接点连接。
10.如权利要求1至9的任一项所述的基准电压电路，其特征在于， 所述电流产生电路输出多个所述第二电流， 所述电压发生电路接收所述多个第二电流，以产生多个基准电压。
【文档编号】G05F3/24GK104204986SQ201380015584
【公开日】2014年12月10日 申请日期:2013年1月28日 优先权日:2012年3月22日
【发明者】高田幸辅, 杉浦正一 申请人:精工电子有限公司