一种基于dds技术的波形发生装置制造方法
【专利摘要】本实用新型公开了一种基于DDS技术的波形发生装置，包含主控模块以及分别与之连接的FPGA芯片、幅度控制模块、显示模块以及矩阵键盘，还包含数模转换模块和低通滤波器，所述FPGA芯片通过数模转换模块与低通滤波器，所述幅度控制模块与数模转换模块连接。本实用新型克服了现有技术存在的产生的波形频率稳定度不高、准确度差以及不能够实现任意波的生成等问题。
【专利说明】一种基于DDS技术的波形发生装置
【技术领域】
[0001]本实用新型涉及一种波形发生装置，特别涉及一种基于DDS技术的波形发生装置。
【背景技术】
[0002]波形发生器，是一种不需要信号输入而能产生各种周期性波形输出的电子装置。按照产生的波形来分，有正弦波发生器和非正弦波发生器两类。非正弦波发生器又包括方波、三角波、锯齿波等。传统的波形发生器多采用模拟电子技术，而且模拟器件构成的电路存在着尺寸大、价格贵、功耗大等缺点，并且要产生复杂的信号波形，则电路结构更复杂。70年代后，微处理器的出现，可以利用单片机做控制中心以及采用锁相式频率合成方案。但此方案产生的波形频率稳定度不高、准确度差，很难满足频率变化的范围要求，更无法实现任意波的生成。
实用新型内容
[0003]为了解决上述【背景技术】存在的问题，本实用新型旨在提供一种基于DDS技术的波形发生装置，克服现有技术存在的产生的波形频率稳定度不高、准确度差以及不能够实现任意波的生成等问题。
[0004]为了实现上述技术目的，本发实用新型的技术方案是:
[0005]一种基于DDS技术的波形发生装置，其特征在于:包含主控模块以及分别与之连接的FPGA芯片、幅度控制模块、显示模块以及矩阵键盘，还包含数模转换模块和低通滤波器，所述FPGA芯片通过数模转换模块与低通滤波器，所述幅度控制模块与数模转换模块连接。
[0006]其中，上述FPGA芯片包含相位累加器和波形表模块，所述相位累加器的输入端与主控模块连接，相位累加器的输出端与波形表模块的输入端连接，波形表模块的输出端与数模转换模块连接。
[0007]其中，上述幅度控制模块包含依次连接的DAC0832和运算放大器。
[0008]其中，上述数模转换模块包含依次连接的DAC908和电压放大器。
[0009]其中，上述主控模块采用MSP430F149单片机。
[0010]其中，上述FPGA 芯片采用 Cyclone II EP2C8Q208C8。
[0011]其中，上述显示模块采用IXD12864。
[0012]采用上述技术方案带来的有益效果是:
[0013]本实用新型利用单片机配合一些外围模拟数字器件，实现了多种波形的信号输出，并且其在低频信号时能达到很高的精度。本实用新型实现了一种灵活编程、响应速度快的新型波形发生器，该波形发生器可实现任意信号输出，并提供友好的人机界面和多种波形定制方法，是一种价格便宜、功耗小、易维护的信号源装置。【专利附图】
【附图说明】
[0014]图1是本实用新型的系统结构框图。
[0015]图2是本实用新型的主控模块的芯片引脚图。
[0016]图3是本实用新型的FPGA芯片的引脚图。
[0017]图4是本实用新型的显示模块的芯片引脚图。
[0018]图5是本实用新型的幅度控制模块电路图。
[0019]图6是本实用新型的数模转换模块电路图。
[0020]图7是本实用新型的低通滤波器电路图。
【具体实施方式】
[0021]以下将结合附图，对本实用新型的技术方案进行详细说明。
[0022]如图1所示的本实用新型的系统结构框图，一种基于DDS技术的波形发生装置，其特征在于:包含主控模块以及分别与之连接的FPGA芯片、幅度控制模块、显示模块以及矩阵键盘，还包含数模转换模块和低通滤波器，所述FPGA芯片通过数模转换模块与低通滤波器，所述幅度控制模块与数模转换模块连接。FPGA芯片包含相位累加器和波形表模块，所述相位累加器的输入端与主 控模块连接，相位累加器的输出端与波形表模块的输入端连接，波形表模块的输出端与数模转换模块连接。
[0023]在本实施例中，所述主控模块采用MSP430F149单片机，如图2所示。FPGA芯片采用Cyclone II EP2C8Q208C8，如图3所示。单片机MSP430F149的P3 [7...0]管脚分别与FPGA 的 PIN_56、PIN_47、PIN_45、PIN_43、PIN_40、PIN_37、PIN_35、PIN_31 相连，作为这两个器件之间的通信总线。单片机的P4.1、P4.0与FPGA的PIN_8、PIN_3相连，分别传送写控制字WR和地址控制字ADD给FPGA。单片机的P6.1、P6.0与FPGA的PIN_11、PIN_13相连，传送波形选择控制字WVD[1...0]给FPGA。显示模块采用IXD12864，如图4所示，IXD12864的8位数据线D [7..0]与单片机的Ρ5[7...0]相连，控制线RS、RW、EN、RESET依次分别与单片机的 P4.4、P4.5、P4.6、P4.7 相连。
[0024]在本实施例中，所述幅度控制模块包含依次连接的DAC0832和运算放大器。如图5所示的本实用新型的幅度控制模块电路图，DAC0832的D[7...0]管脚分别与单片机的P2[7..0]相连，而CS、WRl、WR2这3个管脚直接接地。两路输出端IOUTl和10UT2分别接运算放大器的反相端和同相端，同时将输出端反馈接回RFB管脚，以实现电流转换为电压，生成最终的幅度控制的参考电压。
[0025]在本实施例中，所述数模转换模块包含依次连接的DAC908和电压放大器。电压放大器采用0PA690。如图6所示本实用新型的数模转换模块的电路图，DAC908的八位数据管脚 D[7…O]分别与 FPGA 的 PIN_147、PIN_145、PIN_143、PIN_141、PIN_138、PIN_135、PIN_133、PIN_127相连，时钟管脚CLK与FPGA的PIN_117管脚相连，REF作为参考电压输入端与幅度控制模块相连。DAC908的IOUT管脚经第一电阻Rl接到0PA690的反相输入端，0PA690的反相输入端经电位器Rpl接到0PA690的输出端，DAC908的IOUB经第二电阻R2接到0PA690的同相输入端，0PA690的同相输入端经第三电阻接地。通过调节电位器可以Rpl微调输出电压的幅度。其中R1、R2阻值均为2kQ，R3阻值为510 Ω，电位器Rpl阻值为Ik Ω 0[0026]在本实施例中，低通滤波器采用经典二阶压控滤波器(Sallen-Key)接法，如图7所示。运放选用0PA690，0PA690的同相输入端作为二阶滤波的输入，0PA690的反相输入端接到输出端。0PA690的同相输入端依次串联第五电阻R5和第四电阻R4，第五电阻R5与0PA690的同相输入端的公共端经第二电容C2后接地，第五电阻R5和第四电阻R4的公共端经第一电容Cl后接到0PA690的输出端。其中，R4阻值为5.6kQ，R5阻值为5.6kQ，Cl电容为200pF，C2电容为100pF。
[0027]本实用新型的工作原理为:主控模块与FPGA采用并行通信，传递波形信息和频率控制字给FPGA相位累加模块，由相位累加模块确定查表速度后进入FPGA波形表模块进行波形选择和频率控制，以连续输出8位波形数据；数据直接送至数模转换模块以输出相应波形；同时主控模块传递幅度信息进入幅度控制模块，产生不同直流电压作为数模转换模块的参考电压，以达到幅度控制；数模转换模块的输出波形再经过低通滤波器，滤除高频边沿，最终得到相对平滑的波形。本实用新型采用低功耗单片机MSP430F149作为主控制器，现场可编程逻辑门阵列(FPGA)芯片CycloneI1:EP2C8Q208C8作为波形存储装置。波形数据从FPGA输出后经过数模转换器DAC908转换成模拟信号。其中，波形的相位与频率参数通过单片机发相位控制字和频率控制字给FPGA来实现，通过单片机控制模数转换器DAC0832输出模拟电流，再经运放将电流转换为电压后作为数模转换器DAC90的参考电压来实现波形的幅度调节。用矩阵键盘作为人机交互的输入，用来输入波形类型、频率、相位和幅度，具体参数通过IXD12864显示。
[0028]以上实施例仅为说明本实用新型的技术思想，不能以此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型保护范围之内。
【权利要求】
1.一种基于DDS技术的波形发生装置，其特征在于:包含主控模块以及分别与之连接的FPGA芯片、幅度控制模块、显示模块以及矩阵键盘，还包含数模转换模块和低通滤波器，所述FPGA芯片通过数模转换模块与低通滤波器，所述幅度控制模块与数模转换模块连接。
2.根据权利要求1所述一种基于DDS技术的波形发生装置，其特征在于:所述FPGA芯片包含相位累加器和波形表模块，所述相位累加器的输入端与主控模块连接，相位累加器的输出端与波形表模块的输入端连接，波形表模块的输出端与数模转换模块连接。
3.根据权利要求1所述一种基于DDS技术的波形发生装置，其特征在于:所述幅度控制模块包含依次连接的DAC0832和运算放大器。
4.根据权利要求1所述一种基于DDS技术的波形发生装置，其特征在于:所述数模转换模块包含依次连接的DAC908和电压放大器。
5.根据权利要求1所述一种基于DDS技术的波形发生装置，其特征在于:所述主控模块采用MSP430F149单片机。
6.根据权利要求1所述一种基于DDS技术的波形发生装置，其特征在于:所述FPGA芯片采用 Cyclone II EP2C8Q208C8。
7.根据权利要求1所述一种基于DDS技术的波形发生装置，其特征在于:所述显示模块采用LCD12864。
【文档编号】G05B19/042GK203720587SQ201420033930
【公开日】2014年7月16日 申请日期:2014年1月21日 优先权日:2014年1月21日
【发明者】刘恒, 尤天宇, 宋安, 丁俊 申请人:南京信息工程大学