可程序化接脚位准的控制电路的制作方法

本发明有关于一种控制电路，特别是有关于一种可程序化接脚位准的控制电路。

背景技术：

随着科技的进步，集成电路(integratedcircuit；ic)的尺寸愈来愈小，并且电路结构愈来愈复杂。以超大型集成电路(verylargescaleintegration；vlsi)为例，其芯片上的元件密度越来越高。

技术实现要素：

本发明提供一种可程序化接脚位准的控制电路，包括一第一时间槽、一时间控制器、一输入输出缓冲器、一缓冲控制器以及一接脚控制器。第一时间槽根据一时脉信号调整一第一计数值。时间控制器判断第一计数值是否等于一第一预设值。当第一计数值等于第一预设值时，时间控制器发出一第一触发信号。缓冲控制器存取输入输出缓冲器。接脚控制器耦接第一接脚、时间控制器及缓冲控制器。在一输入模式，接脚控制器根据第一触发信号，检测第一接脚的电位，用以产生多个检测结果。接脚控制器通过缓冲控制器，将检测结果存入输入输出缓冲器。在一输出模式，接脚控制器根据第一触发信号及输入输出缓冲器所储存的一输出数据，产生一输出信号。

本发明的有益效果在于，根据本发明的控制电路，使用者能透过简单的设定，便可定义出各cpu脚位在不同的时间点所要执行的动作，通过这种方式模拟出串列通信协议能大幅减轻cpu的负担提升使用效率，更可一定程度上的降低软件编程的复杂度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的操作系统的一示意图。

图2为本发明的操作系统的另一示意图。

图3为本发明的操作系统的另一示意图。

图4a为本发明的接脚于输入模式下的电位示意图。

图4b为本发明的接脚于输出模式下的电位示意图。

图4c为本发明的接脚控制器所产生的脉宽调变信号的示意图。

附图标号：

100、200、300：操作系统；

110、210、310：控制电路；

120、220、320：集成电路

pn1～pn4：接脚；

111、211、311：输入输出缓冲器；

112、113、212、213、312、313：计时器；

114、214、314：缓冲控制器；

115、215、315：时间控制器；

116、216、316：接脚控制器；

bfo：输出缓冲器；

bfi：输入缓冲器；

bfs：状态缓冲器；

st1～st4：时间槽；

vl1～vl4：计数值；

clk：时脉信号；

tsr：开始时间点；

tcp1：第一检查点；

tcp2：第二检查点；

tcp3：第三检查点；

tcp4：第四检查点；

tsp：结束时间点；

p0、p1：检查点。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。

图1为本发明的操作系统的一示意图。如图所示，操作系统100包括控制电路110及集成电路120。控制电路110通过接脚pn1～pn4与集成电路120沟通，但并非用以限制本发明。在其它实施例中，控制电路110可能通过更多或更少的接脚传送信息予集成电路120，或是通过更多或更少的接脚接收来自集成电路120的信息。在本实施例中，当控制电路110执行本身所储存的一程序码(未显示)时，控制电路110程序化接脚pn1～pn4的至少一者的电位，使得控制电路110与集成电路120之间的沟通符合一通信协议。在一可能实施例中，控制电路110模拟一串列通信协议，但并非用以限制本发明。在另一可能实施例中，控制电路110模拟一并列通信协议。在一些实施例中，当控制电路110执行本身所储存的一程序码(未显示)时，控制电路110根据接脚pn1～pn4的至少一者的电位，接收来自集成电路120的信息。在其它实施例中，控制电路110作为一时脉产生器。在此例中，当控制电路110执行本身所储存的一程序码(未显示)时，控制电路110输出一脉宽调变(pwm)信号予集成电路120。

在本实施例中，接脚pn1～pn4的每一者在不同时间所传送的信号的种类并不相同。以接脚pn1为例，在一第一工作期间，控制电路110可能根据内部所储存的程序码，将接脚pn1作为一时脉接脚，用以传送一时脉信号予集成电路120，或是接收来自集成电路120的时脉信号。在一第二工作期间，控制电路110可能通过接脚pn1传送数据予集成电路120，或是接收来自集成电路120的数据信号。在一第三工作期间，接脚pn1可能作为一输入输出接脚。由于接脚pn1～pn4的每一者可传送不同类型的信号，故可增加接脚-的使用率，并且控制电路110与集成电路120之间并不需设置太多接脚。

在本实施例中，控制电路110用以程序化接脚pn1～pn4的位准，并且至少包括一输入输出缓冲器111、计时器(timer)112、113、一缓冲控制器114、一时间控制器115以及一接脚控制器116。为方便说明，图1只有绘出与本发明有关的元件，但并非用以限制本发明。控制电路110仍具有其它硬件元件或控制硬件的程序码，在此不一一赘述。

输入输出缓冲器111用以储存数据。在一可能实施例中，控制电路110将来自集成电路120的数据储存于输入输出缓冲器111中。在另一可能实施例中，控制电路110读取输入输出缓冲器111所储存的数据，并将读取结果输出予集成电路120。本发明并不限定输入输出缓冲器111的内部架构。任何可储存数据的电路均可作为输入输出缓冲器111。在本实施例中，输入输出缓冲器111包括一输出缓冲器bfo、一输入缓冲器bfi以及一状态缓冲器bfs。

输出缓冲器bfo用以储存欲提供予集成电路120的一输出数据。在一可能实施例中，该输出数据由一中央处理器(未显示)所写入。输入缓冲器bfi用以储存控制电路110所接收到的一输入数据。状态缓冲器bfs用以储存控制电路110所接收到的一状态数据。举例而言，假设控制电路110接收到一输入信息，其中该输入信息具有多个位，该多个位包括至少一起始位、至少一数据位以及至少一结束位。在一可能实施例中，控制电路110将起始位及结束位的数据存入状态缓冲器bfs，并将数据位的数据存入输入缓冲器bfi。

缓冲控制器114耦接于接脚控制器116与输入输出缓冲器111之间，用以存取输入输出缓冲器111。举例而言，当控制电路110操作于一输出模式时，缓冲控制器114读取输出缓冲器bfo所储存的一输出数据，并提供该输出数据予接脚控制器116。接脚控制器116再通过接脚pn1～pn4之至少一者输出输出数据予集成电路120。当控制电路110操作于一输入模式时，接脚控制器116将接脚pn1～pn4的至少一者所接收到的一输入信息提供予缓冲控制器114。缓冲控制器114再将该输入信息里的一起始数据及一结束数据储存于状态缓冲器bfs中，并将该输入信息里的一输入数据储存于输入缓冲器bfi中。本发明并不限定缓冲控制器114的内部电路架构。任何可存取缓冲器的电路架构，均可作为缓冲控制器114。

在本实施例中，时间控制器115耦接计时器112及113，但并非用以限制本发明。在其它实施例中，时间控制器115耦接其它数量的计时器。计时器112具有时间槽(slot)st--1与st2，但并非用以限制本发明。在其它实施例中，计时器112具有更多或更少的时间槽。在本实施例中，计时器113具有时间槽st3与st4，但并非用以限制本发明。在其它实施例中，计时器113具有更多或更少的时间槽。在本实施例中，计时器112的时间槽数量相同于计时器113的时间槽数量，但并非用以限制本发明。在其它实施例中，计时器112的时间槽数量可能多于或少于计时器113的时间槽数量。由于计时器112与113的特性相同，故以下仅说明计时器112的动作原理。

如图所示，时间槽st1具有一计数值vl1，并且时间槽st2具有一计数值vl2。当时间槽st1被使能时，时间槽st--1根据一第一时脉信号增加或减少计数值vl1。同样地，当时间槽st2被使能时，时间槽st--2根据一第二时脉信号进行计数。在此例中，第一及第二时脉信号的频率可能相同或不同。

另外，第一及第二时脉信号可能来自相同或不同的时脉来源(clocksource)。在一可能实施例中，第一及第二时脉信号为相同的时脉信号。另外，时间槽st1可能直接耦接一第一时脉来源，用以接收第一时脉信号。在其它实施例中，时间槽st1可能间接耦接第一时脉来源。举例而言，时间槽st1与第一时脉来源之间可能具有至少一除频器(prescaler)。同样地，时间槽st2可能直接耦接一第二时脉来源，用以接收第二时脉信号。在其它实施例中，时间槽st2可能间接耦接第二时脉来源。举例而言，时间槽st2与第二时脉来源之间可能具有至少一除频器。在一些实施例中，时间槽st1与st2的一者直接耦接时脉来源，并且时间槽st1与st2的另一者间接耦接时脉来源。

时间控制器115耦接计时器112及113，并根据时间槽st1～st4的计数值vl1～vl4，输出多个触发信号予接脚控制器116。举例而言，当计数值vl1等于一第一预设值时，时间控制器115发出一第一触发信号予接脚控制器116。同样地，当计数值vl2等于一第二预设值时，时间控制器115发出一第二触发信号予接脚控制器116。当计数值vl3等于一第三预设值时，时间控制器115发出一第三触发信号予接脚控制器116。当计数值vl4等于一第四预设值时，时间控制器115发出一第四触发信号予接脚控制器116。第一至第四预设值均不相同。在一可能实施例中，第一预设值<第二预设值<第三预设值<第四预设值。在其它实施例中，第一至第四预设值的一者等于第一至第四预设值的另一者。

在一可能实施例中，第一至第四预设值可能由时间控制器115所设定。在其它实施例中，第一至第四预设值由控制电路110内的另一控制器(未显示)所设定。在一些实施例中，时间槽st1～st4由时间控制器115所控制。举例而言，时间控制器115使能时间槽st1～st4。当时间槽st1～st4被使能时，时间槽st1～st4增加或减少计数值vl1～vl4。在另一可能实施例中，时间控制器115重置计数值vl1～vl4，使得计数值vl1～vl4等于一初始值。在其它实施例中，时间槽st1～st4由控制电路110内的另一控制器(未显示)所控制。在此例中，控制电路110内的另一控制器使能或重置时间槽st1～st4。

在本实施例中，当计数值vl1～vl4分别等于第一至第四预设值时，时间控制器115重置时间槽st1～st4，使得计数值vl1～vl4回复到一初始值。在计数值vl1～vl4等于初始值时，时间控制器115再次使能时间槽st1～st4，使得时间槽st1～st4重新进行计数动作(即调整计数值vl1～vl4)。本发明并不限定时间槽st1～st4进行计数动作的次数。在一可能实施例中，时间槽st1～st4进行计数的循环次次数由时间控制器115所决定。

接脚控制器116耦接时间控制器115及缓冲控制器114，并通过接脚pn1～pn4耦接集成电路120。在本实施例中，接脚控制器116根据时间控制器115发出触发信号的时间点，控制或检测接脚pn1～pn4的至少一者的电位。因此，时间控制器115发出触发信号的时间点为一检查点，其中接脚控制器116在每一检查点控制或检测接脚pn1～pn4的至少一者的电位。

举例而言，当时间槽st1～st4的计数值vl1～vl4分别等于第一至第四预设值时，时间控制器115分别发出第一至第四触发信号。在此例中，时间控制器115发出第一至第四触发信号的时间点分别称为第一至第四检查点。

以接脚pn1为例，在一输入模式，接脚控制器116于第一至第四检查点，检测接脚pn1的电位，用以产生多个检测结果。在一可能实施例中，接脚控制器116于第一至第四检查点，立即检测接脚pn1的电位。换句话说，每当接脚控制器116接收到时间控制器115所发出的触发信号时，接脚控制器116立即检测接脚pn1的电位。在另一可能实施例中，接脚控制器116在两检查点(如第一及第二检查点)之间检测接脚pn1的电位。举例而言，接脚控制器116在第一检查点，等待一预设时间，再检测接脚pn1的电位，其中该预设时间小于第一及第二检查点之间的时间间隔。在本实施例中，接脚控制器116通过缓冲控制器114，将检测结果存入输入输出缓冲器111中。在一输出模式，接脚控制器116于第一至第四检查点通过缓冲控制器114读取输入输出缓冲器111所储存的一输出数据，用以产生一输出信号予集成电路120。以第一检查点为例，接脚控制器116可能于第一检查点立即读取输入输出缓冲器111所储存的输出数据，或是在第一检查点后，等待一预设时间，再读取输入输出缓冲器111所储存的输出数据，其中该预设时间小于第一及第二检查点之间的时间间隔。在一可能实施例中，接脚控制器116通过接脚pn1～pn4的至少一者输出该输出信号。举例而言，假设，在输入模式，接脚控制器116检测接脚pn1的电位。在此例中，在输出模式，接脚控制器116可能利用接脚pn1输出输出信号。在另一可能实施例中，接脚控制器116利用接脚pn2输出输出信号。

在其它实施例中，当控制电路110操作于输出模式时，接脚控制器116于第一至第四检查点维持或改变接脚pn1～pn4的至少一者的电位，用以产生一脉宽调变信号予集成电路120。以接脚pn1为例，在第一检查点，接脚控制器116设定接脚pn1的电位为高电位，在第二检查点，接脚控制器116设定接脚pn1的电位为低电位，在第三检查点，接脚控制器116设定接脚pn1的电位为高电位，在第四检查点，接脚控制器116设定接脚pn1的电位为低电位。

在上述实施例中，时间控制器115根据不同时间槽的计数值，产生多个触发信号，但并非用以限制本发明。在其它实施例中，时间控制器115可能根据单一时间槽的计数值，产生多个触发信号。举例而言，当时间槽st1的计数值vl1等于一预设值时，时间控制器115发出一触发信号予接脚控制器116。接着，时间控制器115先重置时间槽st1，再使能时间槽st1，使得时间槽st1重新增加或减少计数值vl1。当时间槽st1的计数值vl1再度等于预设值时，时间控制器115再次发出触发信号予接脚控制器116。因此，时间控制器115可根据单一时间槽的计数值，产生多个触发信号。

图4a为本发明的接脚pn1于输入模式下的电位示意图。在输入模式下，当时间控制器115发出触发信号时，接脚控制器116读取接脚pn1的电位，并储存读取结果。在本实施例中，符号clk表示一时脉信号，其中时间槽st1～st4均根据时脉信号clk调整计数值vl1～vl4。

符号tsr表示输入数据的开始时间点，也就是一起始数据的结束时间点。在一可能实施例中，开始时间点tsr之前的电位(如低位准)被储存于状态缓冲器bfs中。

符号tcp1为一第一检查点，也就是计数值vl1等于第一预设值时，时间控制器115发出第一触发信号的时间点。在第一检查点tcp1，接脚控制器116得知接脚pn1为高电位，故接脚控制器116将数值1写入输入缓冲器bfi中。因此，输入缓冲器bfi的储存数值为[1]。

符号tcp2为一第二检查点，也就是计数值vl2等于第二预设值时，时间控制器115发出第二触发信号的时间点。在第二检查点tcp2，接脚控制器116得知接脚pn1为低电位，故接脚控制器116将数值0写入输入缓冲器bfi中。因此，输入缓冲器bfi的储存数值为[10]。

符号tcp3为一第三检查点，也就是计数值vl3等于第三预设值时，时间控制器115发出第三触发信号的时间点。在第三检查点tcp3，接脚控制器116得知接脚pn1为高电位，故接脚控制器116将数值1写入输入缓冲器bfi中。因此，输入缓冲器bfi的储存数值为[101]。

符号tcp4为一第四检查点，也就是计数值vl4等于第四预设值时，时间控制器115发出第四触发信号的时间点。在第四检查点tcp4，接脚控制器116得知接脚pn1为低电位，故接脚控制器116将数值0写入输入缓冲器bfi中。因此，输入缓冲器bfi的储存数值为[1010]。此外，第四检查点tcp4也是结束时间点tsp。因此，接脚控制器116将结束时间点tsp之后的电位(如高位准)储存于状态缓冲器bfs中。

图4b为本发明的接脚pn1于输出模式下的电位示意图。在输出模式下，当时间控制器115发出触发信号时，接脚控制器116读取输入输出缓冲器111所储存的一输出数据，并根据输出数据控制接脚pn1的位准。在本实施例中，符号clk表示一时脉信号，其中时间槽st1～st4均根据时脉信号clk调整计数值vl1～vl4。符号tsr表示一开始时间点。在开始时间点tsr前，接脚pn1的电位为一预设起始电位，如低位准。

在第一检查点tcp1，接脚控制器116读取输出缓冲器bfo所储存的一输出数据。假设，输出数据为[1110]。输出缓冲器bfo将最高有效位的数值[1]输出予接脚控制器116。因此，在开始时间点tsr与第一检查点tcp1之间，接脚控制器116设定接脚pn1的电位维持在高位准。此时，输出缓冲器bfo所储存的输出数据为[110]。

在第二检查点tcp2，接脚控制器116读取输出缓冲器bfo所储存的输出数据，即[110]。输出缓冲器bfo将最高有效位的数值[1]输出予接脚控制器116。因此，在第一检查点tcp1与第二检查点tcp2之间，接脚控制器116设定接脚pn1的电位维持在高位准。此时，输出缓冲器bfo所储存的输出数据为[10]。

在第三检查点tcp3，接脚控制器116读取输出缓冲器bfo所储存的输出数据，即[10]。输出缓冲器bfo将最高有效位的数值[1]输出予接脚控制器116。因此，在第二检查点tcp2与第三检查点tcp3之间，接脚控制器116设定接脚pn1的电位维持在高位准。此时，输出缓冲器bfo所储存的输出数据为[0]。

在第四检查点tcp4，接脚控制器116读取输出缓冲器bfo所储存的输出数据。此时输出数据为[0]。输出缓冲器bfo将最高有效位的数值[0]输出予接脚控制器116。因此，在第三检查点tcp3与第四检查点tcp4之间，接脚控制器116设定接脚pn1的电位为低位准。此时，输出缓冲器bfo所储存的输出数据全提供予接脚控制器116，故时间槽st1～st4停止动作，并且在结束时间点tsp后，接脚pn1的电位维持在一结束位准，如高位准。

图4c为接脚控制器116产生脉宽调变信号的示意图。在输出模式中，接脚控制器116在每一检查点，改变接脚pn1的电位，用以产生一脉宽调变信号。假设，在检查点p0前，接脚pn1的电位为一起始电位，如低位准。

在检查点p0，接脚控制器116控制接脚pn1的电位维持在低电位。在检查点p1，接脚控制器116控制接脚pn1的电位从低电位改变至高电位。在检查点p1后，接脚pn1的电位为一结束电位，如低位准。在本实施例中，检查点p0与p1分别表示时间槽st1与st2的计数值vl1与vl2等于第一及第二预设值时，时间控制器115发出触发信号的时间点。在此例中，时间控制器115控制时间槽st1与st2执行计数动作的循环次数，用以产生具有多个脉冲的pwm信号。

图2为本发明的操作系统的另一示意图。图2相似图1，不同之处在于，图2的操作系统200的控制电路210多了一中断控制器217以及一控制器218。由于图2的输入输出缓冲器211、计时器212、213、缓冲控制器214、时间控制器215以及接脚控制器216的特性与图1的输入输出缓冲器111、计时器112、113、缓冲控制器114、时间控制器115以及接脚控制器116的特性相同，故不再赘述。

在本实施例中，当接脚控制器216接收到来自时间控制器215所发出的触发信号时，接脚控制器216使能中断控制器217。因此，中断控制器217发出一中断信号予控制器218。控制器218根据中断信号执行一预设程序码。在一可能实施例中，该预设程序码储存于一存储器中。

图3为本发明的操作系统的一示意图。图3相似图1，不同之处在于，图3中的操作系统300的控制电路310多了一通用控制器319。由于图3的输入输出缓冲器311、计时器312、313、缓冲控制器314、时间控制器315以及接脚控制器316的特性与图1的输入输出缓冲器111、计时器112、113、缓冲控制器114、时间控制器115以及接脚控制器116的特性相同，故不再赘述。

在本实施例中，当接脚控制器316操作于输入模式或输出模式时，通用控制器319用以设定接脚pn1～pn4的一起始电位及一结束电位。以图4c为例，通用控制器319用以设定接脚pn1在检查点p0前的起始电位为低位准，并设定接脚pn1在检查点p1后的结束电位为低位准。在其它实施例中，通用控制器319亦可应用于图2中的控制电路210。

除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中相关技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例所系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视权利要求所界定者为准。