本实用新型涉及集成电路设计领域，特别提供一种用于替代齐纳管的稳压电路。
背景技术：
在集成电路设计中，当电源电压需要稳定到一个固定值时，通常的做法是在电源和地之间加一个齐纳管进行稳压，此种方法简单易于实现，但也有其自身的缺点：若整个电路只有稳压部分用到了齐纳管，则需要额外增加齐纳层MASK，相应的增加了成本，特别对于利润低、竞争激烈的产品，这个缺点就更加显著；同时，对于一种工艺，齐纳管的稳压值是一定的，只有一个固定的值，此值不精确，随环境温度变化较大，且不可调节，当需要其他稳压值时，就无法满足需要，从而限制了齐纳管的应用。
技术实现要素：
为了解决上述问题，本实用新型的目的是提供一种结构简单，稳压值精度高、可调节的用于替代齐纳管的稳压电路。
为达到上述目的，本实用新型的技术方案如下： 一种用于替代齐纳管的稳压电路，包括比较器、分压电阻网络、泄放通路和信号选择开关；所述比较器由第一PMOS管（MP1）、第二PMOS管（MP2），第一NMOS管（MN1），第二NMOS管（MN2）和电阻（R0）组成；所述分压电阻网络由第一电阻（R1），第二电阻（R2）和第三电阻（R3）组成；所述泄放通路包括第三PMOS管（MP3）和第三NMOS管（MN3）；所述信号选择开关有第四NMOS管（MN4）、第五NMOS管（MN5）和反向器（INV）；所述第一PMOS管(MP1)和第二PMOS管(MP2)构成电流镜，第一PMOS管(MP1)的栅极和漏极互连并连接第二PMOS管(MP2)的栅极和第一NMOS管（MN1）的漏极，第一PMOS管 (MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)的源极相连，第二PMOS管(MP2)的漏极连接第二NMOS管（MN2）的漏极和第三NMOS管（MN3）的栅极；所述第三PMOS管（MP3）的栅极接地，漏极和第三NMOS管（MN3）的漏极相连；所述第三NMOS管（MN3）的源极接地；所述第一NMOS管（MN1）和第二NMOS管（MN2）的源极通过电阻（R0）接地；所述第二NMOS管（MN2）的栅极与第四NMOS管MN4和第五NMOS管MN5的源端连接；所述第一PMOS管（MP1）的源极直接接电源，第二电阻(R2) 和第三电阻（R3）的串联点接第一NMOS管（MN1）的栅极；所述第四NMOS管（MN4）的漏极接第一电阻(R1) 和第二电阻（R2）的串联点，栅极接控制信号（UVLO）；所述第五NMOS管（MN5）的漏极接参考电压（VREF），栅极接反相器（INV）的输出端；所述第一PMOS管（MP1）的源极接内部电源电压（VDD）。
本实用新型采用与主电路相兼容的CMOS工艺，不会增加额外的层次，只是通过检测电源电压，通过比较器与参考电压进行比较，比较器的输出控制泄放通路，当电源电压超过设定的稳定电压时，泄放通路打开，该模块起作用，实现齐纳管相同的稳压功能。
本实用新型没有运用特殊器件，结构简单，成本低，易于实现，稳压值精确度高，且可以调节，具有很强的经济性和实用性，适用于电源内部需要稳压的芯片产品。
附图说明
图1为本实用新型结构示意图；图2为本实用新型的仿真波形图，图3是采用传统齐纳管的仿真波形图。
图中信号说明：VCC—外接电源电压、VDD—芯片内部电源电压、i(r4)—外接限流电阻的电流、vgate—泄放管MN3的栅极电压、uvlo—欠压保护信号。
具体实施方式
下面结合附图详细描述本实用新型的具体实施方式。
如图1外接限流电阻R4当电源电压较高时，起到限流作用，用于保护芯片免于烧毁。其具体值的大小，根据IC芯片内部设计和封装类型进行确定。第一电阻（R1），第二电阻（R2）和第三电阻（R3）组成内部电源电压的分压电阻网络，用于检测内部电源电压，第一PMOS管（MP1），第二PMOS管（MP2），第一NMOS管（MN1），第二NMOS管（MN2）和电阻（R0）组成的比较器控制第三PMOS管（MP3）和第三NMOS管（MN3）组成的泄放通路，该比较器根据电源电压控制泄放通路的导通和关断。
该实用新型的工作原理，根据芯片内部电压VDD值的不同，可以分为三个阶段：第一阶段，欠压保护状态，第二阶段：正常工作状态，第三阶段：稳压状态，下面对这三个阶段的工作过程进行说明。
在本方案涉及的项目中，要求外接电阻R4=2.2K，VCC电流为3mA时，内部电源VDD的稳压值是6.4V(典型值)，从仿真图可以看出本方案可以很好的实现该项目的要求；若用传统的齐纳管进行稳压，则相同电流条件下，VDD的稳压值约为6.6V，且此值容易受到温度和工艺变化的影响，而本方案涉及的项目仅在电源电压处需要稳压功能，若采用传统结构，不可避免的增加MASK层次，从而增加成本。
第一阶段，欠压保护状态。当电源电压低于一定值时，芯片内部欠压保护电路判断芯片处于欠压状态(该值可根据具体芯片要求进行设定，本方案涉及的项目是3V)，此时芯片还不处于正常工作状态，除了基准模块和欠压保护模块能正常工作，其他模块还不能正常工作。此时，UVLO信号是高电平(图2中的UVLO信号)，UVLO_b(UVLO的反向信号)信号为低电平，则开关管MN5关闭，开关管MN4导通，VREF对比较器不起作用，K2*VDD通过开关管MN4作用于比较器的反向输入端。此时比较器的两个输入端分别是K1*VDD(比较器正向输入端)，K2*VDD(比较器反向输入端)，由于K2*VDD(比较器反向输入端)的电压恒高于K1*VDD(比较器正输入端)的电压，比较器的输出端Vgate处于低电平，MN3关闭，泄放通路关闭，此时该模块不起作用。
第二阶段：正常工作状态。当电源电压高于芯片内部设定的欠压保护电压而低于稳定电压值时，芯片处于正常工作状态，芯片内部各个模块可以正常工作，总体可以实现各种设计的功能，此时UVLO(图2中的UVLO信号)信号是低电平，UVLO_b(UVLO的反向信号)信号为高电平，开关管MN4关闭，开关管MN5打开，则K2*VDD(比较器反向输入端)对比较器不起作用，基准电压VREF通过开关管MN5作用于比较器的反向输入端，此时比较器的两个输入端电压分别是K1*VDD(比较器正向输入端)和基准电压VREF(比较器反向输入端)。由于内部电源电压低于设定的稳定电压值，基准电压VREF(比较器反向输入端)高于K1*VDD(比较器正输入端)的电压，比较器的输出端Vgate处于低电平，MN3关闭，泄放通路关闭，此时该模块不起作用。
由于第一阶段和第二阶段稳压模块不起作用，芯片内部电压随VDD随外部电压的变化而变化。
第三阶段：稳压状态。随着外接电源电压继续升高，内部电源电压超过设定的稳压值，芯片处于正常工作状态，芯片内部各个模块可以正常工作，总体可以实现各种设计的功能，此时UVLO(图2中的UVLO信号)信号是低电平，UVLO_b(UVLO的反向信号)信号为高电平，开关管MN4关闭，开关管MN5打开，则K2*VDD对比较器不起作用，基准电压VREF通过开关管MN5作用于比较器的反向输入端，此时比较器的两个输入端电压分别是K1*VDD(比较器正输入端)和基准电压VREF(比较器负输入端)。由于电源电压高于设定的稳压值，电源电压的分压K1*VDD(比较器正输入端)的电压高于基准电压VREF(比较器负输入端)，比较器的输出端电压Vgate(图2中的vgate信号)随电源电压升高而升高，当vgate电压高于MN3管的阈值电压时，受控管MN3导通，泄放通路打开，从而起到稳压作用。
实际工作中，第二阶段和第三阶段并没有严格的区分界限，而是有一个中间过渡的过程，在第二阶段vgate(图2中的vgate信号)电压就已经开始缓慢升高。
传统的齐纳管稳压方法，同样分为第一阶段，第二阶段和第三阶段(图3所示)，并且芯片的整体工作情况与本方案介绍的工作情况一样，只是由于传统的齐纳管稳压电路中只有齐纳管，芯片内部的欠压保护功能在稳压电路中没有体现出来。
本方案的原理图中各个电压之间的关系和各个电压的表达式如下：
-----------------(式1.1)
-----------------(式1.2)
在设置这两个电源电压的分压值时，要注意K2*VDD的电压值要远高于K1*VDD的电压值，预防在第一阶段(欠压保护状态)泄放通路导通，VDD上升缓慢，导致输入电源电压较低时芯片不能正常工作。
该方案中最终的VDD稳压值是由K1*VDD和基准电压VREF的大小关系决定，在基准电压一定的情况下，可以通过调节K1*VDD的值对稳压值进行调节，当需要较高的稳压值是就需要把K1*VDD的系数K1设的小一点，反之，需要较低的稳压值是则需要把K1*VDD的系数K1设的大一点，所以在做设计方案和进行版图布局时，就需要在电阻分压网络中多预留一些抽头，当稳压值有偏差的情况下，方便进行改版调节，并尽可能的降低流片成本。
此方案在版图布局方面的考虑，由于是对VDD进行稳压，所以此模块要放尽量在VDD附近，由于泄放通路MP3，MN3会通过大电流(由外部输入电压和限流电阻决定)，所以要有足够的线宽承受大的电流，另外在稳压值精度要求不高，且工艺和封装允许的情况下，可以把该模块放在VDD 的 PAD下面，减小整个芯片的面积，减小设计成本。
以上是对本实用新型的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。