一种高速背板总线通讯控制装置及方法
【技术领域】
[0001] 本发明属于通讯技术领域，特别涉及一种高速背板总线通讯控制装置及方法。
【背景技术】
[0002] 一般大型PLC系统或测控装置的硬件结构一般由电源模件、中央处理单元(CPU)模 件、工业实时以太网通讯主从站、10模件、专用功能模件及背板组成，软件由可编程配置软 件、工业实时以太网通讯调度软件及各类10模件应用软件组成。大型PLC或测控装置内可根 据工业控制现场的应用需求不同，在插箱内各位置配置各自所需功能的模件，从而组成灵 活且复杂的工业测控系统。
[0003] 早期PLC或测控装置由于控制现场设备不多，测点数量和通讯数据量较小，一般只 需要设计并配置一些数据量不大的10模件就可以。随着工业控制现场设备的增多和规模的 不断扩大，对PLC或测控制装置的要求越来越高，PLC或测控装置向着智能化、网络化、复杂 化等方向发展。在一个插箱内，除了数据量较小的普通10设备之外，还会配置实时以太网通 讯模件、高速采样模件及通讯管理模件等，这些模件外部可接入的测点数量多、采集或通讯 的数据量大，如4网口实时以太网模件的各网口通讯速率达100Mbps，12通道高速数据采集 模件各通道最高采样速率为10kHz，通讯管理模件最高支持8个通道通讯速率为115200pbs 的RS485接口等等，虽然这些模件自身可对数据进行一定预处理，如对通讯模件报文的拼包 解包、高速数据采集模件的测值滤波及分析等功能，但是插箱内CPU模件仍然需要从这些模 件获取大量的数据进行计算、分析及逻辑判断。
[0004] 现有技术方案一般对测点数量较少的普通10模件采取CAN总线或则RS485总线实 现CPU和模件之间通讯，而对测点多数据量大的高速模件则采用并行LocalBUS或PCI (Peripheral Component Interconnect)总线，背板设计中这两种总线并存，以实现高速与 大数据量的输出。
[0005] 由于现有技术方案对测点多、数据量大的高速模件则采用并行LocalBUS总线或 PCI总线。现地总线或PCI总线一般采取并行总线，为进行大数据量传输，一般设计16位甚至 32位数据线，同时需要多根地址线和一些读写控制信号线。同时为实现更高的通讯速率，需 要对这些信号进行严格阻抗控制和时序控制，否则会造成通讯过程误码率过高，造成背板 设计难度增大、面积增加和生产成本的大幅上升。由于工业控制现场对PLC的可靠性要求越 来越高，一般要求CPU模件双机热备、各模件支持热插拔和在线带电更换等功能，而现地总 线和PCI等由于信号线较多，插拔后模件自动识别的驱动无法实现，热插拔难度较大，暂无 较为成熟的热插拔方案。
[0006] 随着数字技术的快速发展，可编程逻辑控制器(FPGA或CPLD)工作频率和密度越来 越高，成本却越来越低，本发明一种高速背板总线通讯控制策略正是采用CPU处理器、可编 程逻辑控制器、热插拔控制电路等，实现CPU模件和高速模件中间大数量的交互、支持模件 的带电热插拔功能，其上电自动识别和总线扫描方式可以提高背板总线的利用效率，解决 工业现场对大型PLC或测控装置的要求。
[0007] 一般大型PLC或测控系统，采用CAN总线或RS485总线，也有一些自定义的高速通讯 总线，但是其通讯速率达不到100Mbps，且不支持热插拔功能等，同时其模件在线和不在线 时始终扫描该模件，造成总线利用率的降低。
【发明内容】
[0008] 发明目的：本发明提供了一种高速背板总线通讯控制装置及方法，以解决现有技 术中的问题。
[0009] 技术方案:为了实现上述目的，本发明采用以下技术方案： 一种高速背板总线通讯控制装置，其特征在于:包括高速总线背板，所述高速总线背板 上连接有若干个高速通讯总线模件，所述高速通讯总线模件包括CHJ处理器、可编程逻辑控 制器、第一M-LVDS接口、第二M-LVDS接口、第一热插拔控制电路和第二热插拔控制电路，其 中：可编程逻辑控制器包括发送模块、发送双端PRAM、发送CRC校验模块、并转串模块、串转 并模块、接收CRC校验模块、接收双端口 RAM和接收模块;所述CPU处理器依次连接发送模块、 发送双端口 RAM、并转串模块、第一 M-LVDS接口和第一热插拔控制电路，所述发送双端口 RAM 和并转串模块之间还连接有发送CRC校验模块;所述第二热插拔控制电路依次连接第二M-LVDS接口、串转并模块、接收双端口RAM、接收模块和CPU处理器，所述串转并模块和接收双 端口 RAM之间还连接有接收CRC校验模块； 所述第一M-LVDS接口电路将可编程控制器内的并转串模块发送的数字信号转换为低 压差分信号，发送至高速总线背板的总线上;第二M-LVDS接口电路将高速总线背板上的低 压差分信号，转换为可供可编程逻辑控制器识别的数字信号。
[0010] 一种高速背板总线通讯控制方法，所述CPU处理器把需要发送的数据通过发送模 块写入到发送缓冲区的发送双端口 RAM中，发送CRC校验模块根据发送内容和发送长度计算 校验码并作为报文发给并串转换模块，并串转换模块把发送双端口 RAM中的并行数据转换 为串行信号，发送给外部的第一M-LVDS接口，转换成低压差分物理信号送至高速背板总线 上;接收过程则相反，串并转换模块将第二M-LVDS接口接收到的串行数字信号转换为并行 信号，接收CRC校验模块验证报文的正确性，报文无误后把其放入接收缓冲区，即接收数据 的接收双端口 RAM中。
[0011]所述可编程逻辑控制器内设置有接收缓冲区和发送缓冲区，缓冲区为高速双端口 RAM，CHJ处理器通过LocalBUS总线写入或读取缓冲区内的数据，其时钟频率的最高值为 100MHz，数据位宽为32位。
[0012] 所述CRJ处理器的内部逻辑接口信号用来实现CRJ处理器写入或读取总线控制器 的双端口 RAM的数据，同时提供必要的时钟信号给可编程逻辑控制器作为读写时钟信号及 发送串行数据的参考时钟信号，同时还包括控制信号。
[0013] 所述内部逻辑接口信号提供的时钟信号为100M或12.5M给可编程逻辑控制器作为 读写时钟信号及发送串行数据的参考时钟信号。
[0014] 所述并串转换模块把发送双端口 RAM中的并行数据按照100MHz的时钟频率转换为 串行信号。
[0015] 上电后高速通讯总线模件中的双端口 RAM、中断及全局变量进行初始化，根据拨码 地址判断自身是通讯主站还是通讯从站，然后进入通讯主站程序或从站程序； 通讯主站的工作流程，主站要发送数据时，首先检测总线是否空闲，如果总线空闲，即 进行发送初始化工作，向从站发送数据信息，并进行发送计数，直到所有数据包全部发送完 毕，释放总线，主站发送结束后时，处于接收状态，接收从站上送的数据。
[0016] 通讯从站的工作流程，模件初始化结束之后，总线处于接收状态，一旦总线上有数 据报文，并对报文中的地址、标识、校验的信息的判断，如果是该从站的报文且报文无误，则 将该报文放入改从站的接收缓冲区中，通知CHJ处理器进行读取。
[0017] 有益效果:本发明专利采用M-LVDS低压差分信号作为其传输电平，可以实现高达 100Mbps甚至更高的通讯速率。同时，当模件热插拔时，电源热插拔电路保证模件插拔不会 引起对模件本身和其他在线模件的供电电源的冲击，保证系统正常工作，同时总线热插拔 能自动识别，从而启动不同总线扫描流程，提高总线的利用效率。
【附图说明】
[0018] 图1是本发明的硬件模块示意图； 图2是本发明CPU和FPGA逻辑IP的接口信号图； 图3是本发明主从站的流程图； 图4是本发明主站的流程图； 图5是本发明从站的流程图。
【具体实施方式】
[0019] 下面结合实施例对本发明作更进一步的说明。
[0020] 名词解释： FPGA是可编程逻辑控制器。
[0021] M-LVDS是多点低电压差分信号收发器，其中M-LVDS的英文全称是Multipoint low Voltage Differential Signaling。
[0022] 如图1-4所示，一种高速背板总线通讯控制装置，其特征在于:包括高速总线背板， 所述高速总线背板上连接有若干个高速通讯总线模件，所述高速通讯总线模件包括CPU处 理器、可编程逻辑控制器、第一M-LVDS接口、第二M-LVDS接口、第一热插拔控制电路和第二 热插拔控制电路，其中：可编程逻辑控制器包括发送模块、发送双端口RAM、发送CRC校验模 块、并转串模块、串转并模块、接收CRC校验模块、接收双端口 RAM和接收模块;所述CPU处理 器依次连接发送模块