专利名称：逻辑电路及先行进位电路的制作方法
本申请是基于1999年3月9日在日本提出的申请号为62346的专利申请中记载的内容的专利申请，依据巴黎公约提出优先权请求，同时将其内容作为本申请的一部分。
本申请又是基于1999年6月30日在日本提出的申请号为186956的专利申请中记载的内容的专利申请，依据巴黎公约提出优先权请求，同时将其内容作为本申请的一部分。
本发明涉及逻辑电路，特别是涉及在多比特的数据串中检索最初出现的0或1的逻辑电路。
另外，本发明涉及构成多比特长的运算器所必要的先行进位(CLA)电路。
在构成计算机的硬件的一种逻辑电路中有称之为0检索电路或1检索电路的电路。这种电路是从上位比特开始按顺序检查2进制数的数据串的比特时检索最初出现的0或1的电路，并被用来作为例如比较数据串大小的比较电路或把0或1输入到两行以上输入行时生成表示最优先排位的高输入行的输出代码的优先权编码器之类的基本电路。
可是，因为在原来的0或1检索电路中多个逻辑门连接为矩阵状或树枝状结构，所以电路构成复杂。而且，从输入到输出之间要通过多个路由，所以处理要花很多时间。
另外，在输入N比特长的输入信号A(a<N-1>、a<N-2>)、…、a<0>，以下表示为a<N-10>)和输入信号B(b<N-1>、b<N-2>)、…、b<0>，以下表示为b<N-10>)并进行加法运算的加法器中使用CLA电路。在原来的CLA电路中有日本公开专利JP-3-150630所披露的电路。该CLA电路并列进行进位信号输入为「0」的情况和输入为「1」的情况的运算，并根据下位的进位信号值选择输出任一方运算结果，通常把这种电路称之为先行进位电路。
在该文献中，展示出图2所示的电路作为原来的4比特CLA电路。在对输入信号A(a<30>)和输入信号B(b<30>)的每比特进行加法运算时，分别求出传送信号P<30>(a<30>与b<30>的每比特的异-或运算)、生成信号G<30>(a<30>与b<30>的每比特的与运算)。并且把信号P<30>、信号G<30>和来自前级的进位CIN输入到CLA电路，然后输出进位信号C<30>。
图3中表示具有根据一方的运算结果选择输出的构成的CLA电路的构成，该构成设置有运算来自前级的进位Cin为1的情况的进位信号C<30>的CLA1和运算进位Cin为0的情况的进位信号C<30>的CLA2，根据进位Cin的值选择输出任意一方作为进位信号C<30>。
把图2所示的4比特构成的CLA电路配置成为第1～4比特的组0，把图3所示的CLA电路配置成为第5～32比特的组1～7，由此构成32比特的CLA电路就如图1所示的那样。从组0开始到组1、2、…按顺序生成进位信号C<0>～C<3>、C<4>～C<7>、C<8>～C<11>、…，并向后级传送下去，最后输出进位信号C<28>～C<31>。
但是，在上述的现有的CLA电路中，存在如下的问题。从生成第1比特的进位信号C<0>到生成第32比特的进位信号C<31>所要的计算延迟时间是如图4所示的那样。CLA电路中分别设于从组0到组7的电路CLA1和电路CLA2的运算所要的时间T1是一样的。但是，从组0输出的进位信号C<3>被送入到组1的CLA电路，然后在根据进位信号C<3>选择输出的多路转换器MUX中产生延迟时间T2。因为该延迟时间T2是随着从组1到组7累积而产生出来的，所以，最后产生延迟时间T1+T2*7。因此，原来所存在的问题是随比特数增加，进位运算所要的时间就增大。
为解决上述原来的问题，本发明的目的是提供一种电路构成简单且能够进行高速处理的逻辑电路。
本发明的其他目的是提供一种逻辑电路，这种逻辑电路能够缩短把每m比特的信号P、G、K送到由m比特构成的组内并求出以组为单位的信号PG、GG、KG的计算延迟时间。
为实现上述的目的，按照本发明的逻辑电路是从上位比特开始按顺序检查2进制数的数据串的比特时检索最初出现的0或1的逻辑电路，这种逻辑电路由“非”逻辑电路、或非电路、2输入或非电路构成；“非”逻辑电路由动态电路构成，并接受所述2进制数的数据串的最上位比特；或非电路由动态电路构成，与所述2进制数的数据串的最上位比特以外的比特一一对应，输入对应于该比特位置的所述2进制数的数据串的比特和比该比特位置更上位的比特；2输入或非电路从所述“非”逻辑电路和或非电路邻接的电路接受两个逻辑信号。
按照优选实施例，所述“非”逻辑电路和或非电路由并联在接地电位和所述“非”逻辑电路和或非电路的输出线之间的NMOS FET构成。
另外，按照优选实施例，在所述2输入或非电路的前级中插入有倒相器。
按照本发明的其他实施例的逻辑电路由定时电路、准-NMOS电路和逻辑门电路构成；定时电路由连接在输出线和接地电位之间的第一组合电路构成，在预充电期间，控制所述第一组合电路，把所述接地电位切离所述输出线的同时，把电源供给所述输出线，使所述输出线提高到“H”电平，在输出确定期间，把应评价的输入信号送到所述第一组合电路的同时，停止对所述输出线的电源供给，根据该逻辑运算值有选择地把所述接地电位与所述输出线连接起来，经所述输出线输出所确定的逻辑值；准-NMOS电路由连接在输出线和接地电位之间的第二组合电路构成，在所述预充电期间，控制所述第二组合电路，把所述接地电位连接到所述输出线，使所述输出线降低到“L”电平，在所述输出确定期间，把应评价的输入信号送到所述第一组合电路的同时，把电源供给所述输出线，根据该逻辑运算值有选择地把所述接地电位切离所述输出线，经所述输出线输出所确定的逻辑值；逻辑门电路连接到所述定时电路，根据所述定时电路的所述输出线的信号，控制对所述准-NMOS电路的所述输出线的电源供给。所述定时电路和所述准-NMOS电路确定的逻辑值是一样的或互补的，在所述输出确定期间，所述准-NMOS电路的所述输出线被连接到接地电位，在降低到“L”电平的情况下，应答于准-NMOS电路对应的所述输出线的变化，所述逻辑门电路停止对所述定时电路的所述输出线的电源供给。
另外，按照优选实施例，所述第一组合电路和所述第二组合电路由用同样逻辑构成的NMOS FET构成。
按照本发明的其他实施例的准-NMOS逻辑电路由第二准-NMOS电路、第一准-NMOS电路、第一逻辑门电路、第二逻辑门电路构成；第二准-NMOS电路由连接在输出线和接地电位之间的第二组合电路构成，在所述预充电期间，控制所述第二组合电路，把所述接地电位连接到所述输出线，使所述输出线降低到“L”电平，在所述输出确定期间，把应评价的输入信号送到所述第一组合电路的同时，把电源供给所述输出线，根据该逻辑运算值有选择地把所述接地电位切离所述输出线，经所述输出线输出所确定的逻辑值；第一准-NMOS电路由连接在输出线和接地电位之间的第一组合电路构成，在预充电期间，控制所述第一组合电路，把所述接地电位连接到所述输出线，使所述输出线降低到“L”电平，在输出确定期间，把应评价的输入信号送到所述第一组合电路的同时，把电源供给所述输出线，根据该逻辑运算值有选择地把所述接地电位切离所述输出线，经所述输出线输出所确定的逻辑值；第一逻辑门电路根据来自所述第二准-NMOS电路的所述输出线的信号控制对所述第一准-NMOS电路的所述输出线的电源供给；第二逻辑门电路根据来自所述第一准-NMOS电路的所述输出线的信号控制对所述第二准-NMOS电路的所述输出线的电源供给。所述第一准-NMOS电路和所述第二准-NMOS电路是互补的，在所述输出确定期间，所述接地电位被连接到所述第一准-NMOS电路和所述第二准-NMOS电路的一方的所述输出线并下拉到“L”电平的情况下，根据另一方的所述输出线的“H”电平的变化，第一或第二逻辑门电路停止对所述准-NMOS电路的另一方的所述输出线的电源供给。
按照本发明的另外的实施例的先行进位电路输入每隔m(m为1以上的整数)比特的传播信号P、产生信号G和消除信号K中的至少一方，来生成由m比特构成的作为相应的组的组传播信号PG、组产生信号GG和组消除信号KG中的至少一方；所述先行进位电路由逻辑电路、优先编码器和选择电路构成，在所述传播信号P全都有一个逻辑值的情况下或在反转组传播信号PB全都有一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述组传播信号PG和/或具有所述一个逻辑值的反转值的所述反转组传播信号PGB；在按照从最上位比特向下位顺序检索所述传播信号P和/或所述反转组传播信号PB，并且对应于所述传播信号P之中的最初出现所述一个逻辑值的反转值或所述反转组传播信号PB之中的最初出现所述一个逻辑值的信号的比特生成有效的m比特的选择信号，而且所述传播信号P的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述反转组传播信号PB的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述产生信号G和/或所述消除信号K之中对应于所述选择信号的有效比特的产生信号G和/或消除信号K，并分别作为所述组产生信号GG和/或所述组消除信号KG输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器输出具有所述一个逻辑值的反转值的所述所述组产生信号GG和/或所述组消除信号KG。
按照本发明的另外的实施例的先行进位电路输入进位信号C、每隔m(m为1以上的整数)比特的传播信号P、产生信号G和消除信号K中的至少一方，来生成由m比特构成的作为相应的组的组传播信号PG、组进位信号CG、组产生信号GG和组消除信号KG中的至少一方；所述先行进位电路由逻辑电路、优先编码器和选择电路构成，在所述传播信号P全都有一个逻辑值的情况下或在反转组传播信号PB全都有一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述组传播信号PG和/或具有所述一个逻辑值的反转值的所述反转组传播信号PGB；在按照从最上位向下位顺序检索所述传播信号P和/或所述反转组传播信号PB，并且对应于所述传播信号P之中的最初出现所述一个逻辑值的反转值或所述反转组传播信号PB之中的最初出现所述一个逻辑值的信号的比特生成有效的m比特的选择信号，而且所述传播信号P的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述反转组传播信号PB的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述产生信号G和所述消除信号K之中对应于所述选择信号的有效比特的产生信号G和消除信号K，并分别作为所述组进位信号CG和反转组进位信号CGB输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器根据所述组传播信号PG或反转组传播信号PGB把所述进位信号C作为所述组进位信号CG输出。
按照本发明的另外的实施例的先行进位电路由多个第一先行进位电路组、多个第二先行进位电路组和第三先行进位电路构成；第一先行进位电路组由多个第一先行进位电路构成；第二先行进位电路组由多个第二先行进位电路构成，各个第二先行进位电路连接到属于所述第一先行进位电路组的各个组的所述第一先行进位电路；第三先行进位电路被连接在所述第二先行进位电路组上；所述第一先行进位电路输入每隔m(m为1以上的整数)比特的传播信号、产生信号和消除信号中的至少一方，来生成由m比特构成的作为相应的组的第一组传播信号、第一组产生信号和第一组消除信号中的至少一方；所述第一先行进位电路由逻辑电路、优先编码器和选择电路构成，在所述传播信号全都有一个逻辑值的情况下或在反转组传播信号全都有一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述第一组传播信号和/或具有所述一个逻辑值的反转值的所述第一反转组传播信号；在按照从最上位比特向下位顺序检索所述传播信号和/或所述反转组传播信号，并且对应于所述传播信号之中的最初出现所述一个逻辑值的反转值或所述反转组传播信号之中的最初出现所述一个逻辑值的信号的比特生成有效的m比特的选择信号，而且所述传播信号的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述反转组传播信号的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述产生信号和/或所述消除信号之中对应于所述选择信号的有效比特的产生信号和/或消除信号，并分别作为所述第一组产生信号和所述第一组消除信号输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器输出具有所述一个逻辑值的反转值的所述第一组产生信号和/或所述第一组消除信号。
所述第二先行进位电路输入所述第一组传播信号、所述第一组产生信号和所述第一组消除信号中的至少一方，来生成对应的第一先行进位电路组的第二组传播信号、第二组产生信号和第二组消除信号中的至少一方；所述第二先行进位电路由逻辑电路、优先编码器和选择电路构成，在所述第一组传播信号全都有一个逻辑值的情况下或在所述第一反转组传播信号全都有一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述第二组传播信号和/或具有所述一个逻辑值的反转值的所述第二反转组传播信号；在按照从最上位比特向下位顺序检索所述第一组传播信号和/或所述第一反转组传播信号，并且对应于所述第一组传播信号之中的最初出现所述一个逻辑值的反转值或所述第一反转组传播信号之中的最初出现所述一个逻辑值的信号的比特生成有效的多比特的选择信号，而且所述第一组传播信号的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述第一反转组传播信号的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述第一组产生信号和/或所述第一组消除信号之中对应于所述选择信号的有效比特的第一组产生信号和/或第一组消除信号，并分别作为所述第二组产生信号和/或所述第二组消除信号输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器输出具有所述一个逻辑值的反转值的所述第二组产生信号和/或所述第二组消除信号。
所述第三先行进位电路输入进位信号、所述第二组传播信号、所述第二组产生信号和所述第二组消除信号中的至少一方，来生成对应的第二先行进位电路组的第三组传播信号、组进位信号、第三组产生信号和第三组消除信号中的至少一方；所述第三先行进位电路由逻辑电路、优先编码器和选择电路构成，在所述第二组传播信号全都有一个逻辑值的情况下或在所述第二反转组传播信号全都有一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述第三组传播信号和/或具有所述一个逻辑值的反转值的所述第二反转组的第二组传播信号；在按照从最上位比特向下位顺序检索所述第二组传播信号和/或所述第二反转组传播信号，并且对应于所述第二组传播信号之中的最初出现所述一个逻辑值的反转值或所述第二反转组传播信号之中的最初出现所述一个逻辑值的信号的比特生成有效的多比特的选择信号，而且所述第二组传播信号的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述第二反转组传播信号的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述第二组产生信号和所述第二组消除信号之中对应于所述选择信号的有效比特的第二组产生信号和第二组消除信号，并分别作为所述组进位信号和所述反转组进位信号输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器利用所述第三组产生信号和所述第三组消除信号，把所述进位信号作为所述组进位信号输出去。
图1是现有32比特CLA电路的构成电路图。
图2是该CLA电路中的组0的CLA电路的构成电路图。
图3是具有根据进位值选择输出一方的运算结果的构成的CLA电路的构成图。
图4是表示该CLA电路中从生成第1比特的进位信号C<0>到生成第32比特的进位信号C<31>所需要的计算延迟时间的说明图。
图5是把按照本发明的逻辑电路适用于4比特的优先编码器的情况下的电路构成图。
图6是由定时电路构成图5所示的1检索电路的非电路、或非电路的情况下的电路构成图。
图7是在图6的定时电路中追加了NMOS·FET的情况下的电路构成图。
图8是在图7的定时电路中追加了静态电路的情况下的电路构成图。
图9是从图7所示的定时电路5中去掉时钟控制功能，而追加了用来使逻辑进行静态动作的电路的情况下的电路构成图。
图10是由与非电路构成图5的1检索电路的情况下的电路构成图。
图11是连接多个图5的1检索电路，进一步构成多比特优先编码器的情况下的电路构成图。
图12是使用图5的优先编码器构成加法器中所使用的CLA电路的情况下的电路构成图。
图13(a)是表示该第一和第二CLA电路中的与电路AN1的电路构成的一例的电路图。图13(b)是准-NMOS型的说明图。
图14是由定时电路构成图12的第一CLA电路CLA(1)和图17的第二CLA电路CLA(2)的优先编码器PE的或非电路NR11、NR21、NR31的情况下的电路构成图。
图15是由PMOS·FET、NMOS·FET和非电路构成选择器SEL1的情况下的电路构成图。
图16是表示图12所示的CLA电路的输入输出的定时的时序图。
图17是把与电路连接到图12的电路上的情况下的电路构成图。
图18是表示图17所示的CLA电路的输入输出的定时的时序图。
图19是使用图12的第一CLA电路CLA(1)和图17的第二CLA电路CLA(2)构成32比特的CLA电路的情况下的电路构成图。
图20是表示图19所示的CLA电路中的计算延迟时间的说明图。
图21(a)表示输入两个信号A和B(/A和/B)，并在A和B之间进行逻辑和运算而生成输出信号P的电路。
图21(b)表示把反转加到逻辑和上的信号PB输出到两个输入信号A和B之间的电路。
图22(a)表示生成与时钟CLK同步的每比特的进位信号Cin的波形CB的电路。
图22(b)表示生成与时钟CLK同步的每比特的反转进位信号/Cin的波形CB的电路。
图23是把1检索电路2-7连接到图17所示的准-NMOS与非电路42的情况下的电路构成图，与图17相同的部分标注以同一符号。
图24表示准-NMOS与非电路42，连接在由相同的逻辑构成的动态电路46上。
图26是表示输出同步的动态电路和准-NMOS电路组合的构成例的电路构成图。
图27是表示图26所示的准-NMOS与非电路61的输入输出的定时的时序图。
图28是表示按照本发明的互补准-NMOS与非电路构成的逻辑电路的构成例的电路构成图。
图29是表示图28所示的互补准-NMOS与非电路的输入输出的定时的时序图。
图30是作为图28所示的电路的应用例表示使用准-NMOS与非电路的按照本发明的互补逻辑电路的构成例的电路构成图。
图31是表示图30所示的互补准-NMOS与非电路的输入输出的定时的时序图。
以下根据
本发明的实施例。
图5是把按照本发明的逻辑电路适用于4比特优先编码器的情况下的电路构成图。图1是现有32比特的CLA电路的构成电路图。
该优先编码器1是生成4比特输入数据(IN<0>、IN<1>、IN<2>、IN<3>)之中对应于最优先排位的高输入行的2比特输出代码的电路，它由1检索电路2和对该1检索电路2的输出进行编码的编码器3构成。这里，设标引小的输入行的优先排位高。
下面来说明1检索电路2的构成。因为编码器3由已有的编码器电路构成，所以省略了说明。
1检索电路2按优先排位高的IN<0>、IN<1>…顺序检查输入数据IN<0>、IN<1>、IN<2>、IN<3>的各比特值，IN<i>(0≤i≤3)中最初出现1时，输出数据S<0>、S<1>、S<2>、S<3>中仅把1输出给S<i>(0≤i≤3)，把0输出给其他的S<j>(j≠i)，把1输出给Y。在IN<i>(0≤i≤3)全都是0时，把1输出给全部的S<i>(0≤i≤3)，把0输出给Y。
图5所示的1检索电路2设置有输入输入数据IN<0>的非逻辑电路11、输入IN<1>、IN<0>的2输入或非电路12、输入IN<2>、IN<0>和IN<1>的3输入或非电路13、输入IN<3>、IN<0>、IN<1>和IN<2>的4输入或非电路14。
非逻辑电路11、或非电路12～14的输出被接下去的非逻辑电路15～18反转，进一步由非逻辑电路19～22反转，然后被输入到2输入或非电路23～26的输入线A0～A3。同时，把比特信号“0”输入到或非电路23的输入线B0，把非逻辑电路15的反转信号输入到或非电路24的输入线B1，把非逻辑电路16的反转信号输入到或非电路25的输入线B2，把非逻辑电路17的反转信号输入到或非电路26的输入线B3。或非电路23～26的运算结果被取出来作为输出数据S<0>、S<1>、S<2>、S<3>；把由非逻辑电路18反转的信号取出来作为输出数据Y。
在上述那样构成的1检索电路2中，例如来观察输入比特列“0101”的输入数据IN<30>的情况时，在非逻辑电路11、或非电路12～14中，比特列就成为“1000”，接下去的非逻辑电路15～18中的比特列就成为“0111”。至此为止的运算中，从上位开始按顺序对输入数据的比特检查下去，检出比特列成为“0、1”的位置，并把此后的比特值都设为1。因此，在IN<30>＝“0101”时，IN<2>以后的比特，不管其值大小，全都成为1(“0111”)。然后，经非逻辑电路19～22、或非电路23～25把输出数据S<30>的比特列输出为“0100”。
同样，输入比特列“1XXX”、“001X”、“0001”的输入数据(X可以是0，也可以是1)时，分别输出“1000”、“0010”、“0001”。在输入数据IN<30>中包含至少一个“1”的情况下，输出1作为输出数据Y。
另一方面，在输入比特列“0000”的输入数据IN<30>的情况下，在非逻辑电路11、或非电路12～14中，比特列成为“1111”，接下去的非逻辑电路15～18中的比特列成为“0000”。这里，因为没有输入数据的比特列成为“0、1”的组合，所以经非逻辑电路19～22、或非电路23～25的输出数据S<30>的比特列成为“0000”。在输入数据IN<30>中不包含“1”的情况下，输出0作为输出数据Y。
接下来把输出数据S<30>输入到编码器3，生成表示最优先排位的高输入线的2比特输出代码Q0、Q1。顺便说一下，如果输出数据S<30>是“1000”，就输出表示输入线0的“00”；如果是“0100”，就输出表示输入线1的“01”；如果是“0010”，就输出表示输入线2的“10”；如果是“0001”，就输出表示输入线3的“11”。在输出数据Y是0时，把输出数据S<30>识别为“0000”。
这样，在按本实施例的1检索电路中，与原来那样把逻辑门连接为矩阵状或树枝状构成的电路相比，电路构成简单。而且，因为从输入到输出之间寻找的路由少，所以能够缩短进行处理所需要的时间。因此，能够用简单的电路构成来实现可高速进行处理的逻辑电路。
在本实施例中，说明了1检索电路，但是，按照本发明的逻辑电路也能构成为0检索电路。
下面，来说明按照本实施例的1检索电路的具体的电路构成。
图6是用定时电路构成图5所示的1检索电路2的非逻辑电路11、或非电路12～14的情况下的电路构成图。图6中，PC0～PC3分别表示受时钟信号(CLK)控制的PMOS·FET，N00～N33分别表示NMOS·FET。对应于图5来观察时，N00对应于非逻辑电路11，N10、N11对应于2输入或非电路12，N20～N22对应于3输入或非电路13，N30～N33对应于4输入或非电路14。
图7是在图6的定时电路4中追加了用时钟信号控制定时电路启动的NMOS·FET的情况下的电路构成图。在像图7那样构成定时电路5的情况下，虽然动作速度比图6的例子稍微慢了一点，但是能够防止在时钟信号预充电时流到电路中的贯通电流。
图8是在图7所示的定时电路5中进一步追加了用来使逻辑进行静态动作的静态电路的情况下的电路构成图。在一般的定时电路中，很难由预充电保持H电平，但是在像图8那样构成定时电路6的情况下，由于逻辑被决定为静态，所以能够使电路的动作稳定。而且，能够使图8电路的处理速度与图6的电路的处理速度大体相同。
图9是从图7所示的定时电路5中去掉时钟控制功能，而追加了用来使逻辑进行静态动作的电路的情况下的电路构成图。在像图9那样构成定时电路7的情况下，由于一旦预充电使电路成为允许状态，逻辑就被决定为静态，所以能够使电路的动作稳定。而且，能够使电路的处理速度与图6的电路的处理速度大体相同。
在图5中，表示了由或非电路和非逻辑电路构成1检索电路2的逻辑电路的例子，也可以例如像图10那样由与非电路来构成。
图11是把多个图5的1检索电路连接起来进一步构成多比特的优先编码器的情况下的电路构成图。该优先编码器31由1检索电路32、对该1检索电路32的输出进行编码的编码器33a和33b构成。
下面来说明图11所示的1检索电路32的构成。
1检索电路32由4比特的1检索电路2-1～2-4、同样的4比特的1检索电路2-5、与逻辑电路34～37、多路转换器38构成。
16比特的输入数据IN<150>被每4比特输入到并列配置的1检索电路2-1～2-4，这里，从1检索电路2-1～2-4输出Y0<30>、S0<150>作为中间输出。其中，Y0<30>被输入到1检索电路2-5，S0<150>被分别输入到与逻辑电路34～37的一方的输入线和多路转换器38的输入线。另一方面，从1检索电路2-5取出输出数据Y、中间输出Y1<30>。其中，中间输出Y1<30>被输入到与逻辑电路34～37的另一方的输入线和多路转换器38的选择信号线。
例如，与逻辑电路36在中间输出Y1＜2＞是“1”时输出信号S0＜118＞，在中间输出Y1＜2＞是“0”时输出信号“0000”。多路转换器38根据选择信号线的信号把来自1检索电路2-1～2-4的任何一个的输出S0＜i+3i＞(i＝0，4，8，12)作为中间输出T＜30＞输出去。设与逻辑电路34～37的输出数据S＜150＞为连接到未图示的16比特编码器的数据。
在像上述那样构成的优先编码器31中，对输入数据IN＜150＞的与逻辑电路34～37的输出数据S＜150＞和Y＜30＞成为与把图5的1检索电路2作为16比特输入的情况相同的数据。
另一方面，把对输出数据S＜150＞进行优先编码时的下位和上位的2比特分别输出到来自多路转换器38的中间输出T＜30＞和来自1检索电路2-5的中间输出Y1＜30＞内。而且，在编码器33a中由Y1＜30＞生成上位的2比特，在编码器33b中由T＜30＞生成下位的2比特。
例如假设输入数据IN＜150＞的比特列是“0000001XXXXXXXXX”，在Y1＜30＞内把上位的2比特“01”作为输出代码Q2，Q3输出去，在T＜30＞内把下位的2比特“10”作为输出代码Q0，Q1输出去，由此来生成表示最优先排位的高输入线(这种情况下是“6”)的4比特输出代码“0110”。在任何情况下输出数据Y都是0时，把S＜150＞识别为“0000000000000000”。
在图11所示的电路中，生成输出数据S＜150＞、中间数据T＜30＞、中间数据Y1＜30＞，但是也可以只生成其中的S＜150＞或T＜30＞、 Y1＜30＞。
这样，由于用图5的1检索电路把优先编码器作成多级结构，即使在多比特输入的情况下，也能够实现电路构成简单且能高速处理的逻辑电路。
图12是使用图5的优先编码器构成加法器所用的CLA(先行进位)电路的情况下的电路构成图。这里，因为未使用4-1编码器，所以，仅利用1检索电路。CLA电路是从担当的各比特的P(传播)/G(产生)/K(消除)信号生成PG/PGB/GG/KG组的电路，由4比特准-NMOS·与非电路AN1、同样的4比特优先编码器PE和4×1选择器SEL1构成。
准-NMOS·与非电路AN1是由各比特的P信号生成组PG信号的电路。
优先编码器PE是由各比特的PB信号生成输出S＜30＞和PGB信号的电路。
选择器SEL1是由4×1多路转换器MUX1和多路转换器MUX2构成的双轨定时多路转换器。该选择器SEL1由各比特的G、K信号生成组GG和KG信号。图14是由PMOS·FET、NMOS·FET以及非逻辑电路构成选择器SEL1的电路构成图。
图16是表示图12所示的CLA电路的输入输出定时的时序图。
输入的P(图中的实线)和PG(图中的虚线)在CLK为“L”电平期间被预充电，在CLK为“H”电平期间，P和PB被推移为不同的状态，即P为“1”时，PB为“0”；P为“0”时，PB为“1”。在P为“1”的期间，G(图中的实线)、K(图中的虚线)双方都为“0”，只有在PB为“1”的期间，G或K的某一方为“0”。按照与上述P、PB、G、K信号相同的定时输出组PG/PGB/GG/KG信号。
在图12所示的那种CLA电路中，因为不把逻辑元件构成为树枝状，所以能够构成高速的CLA电路。
图17是把与逻辑电路连接在图12的电路的输出级的情况下的电路构成图，与图12同等的部分用同样的符号来表示。该CLA电路是由各比特的P/G/K信号和组进位输入信号C来生成组PG/PBG/GG/KG信号和组进位输出信号的电路，并且连接着把来自优先编码器PE的PGB和来自选择器SEL1的输出作为输入的2输入的与逻辑电路44、45。图18是表示图17所示的CLA电路的输入输出定时的时序图。
这样，在图17那样构成CLA电路的情况下，也能够使CG(组进位)的计算高速化。
由于把图12和图17所示的CLA电路连接为多个树枝状，所以能够构成更大的CLA电路，这种情况下，在输出级中采用图17所示的CLA电路。
以下，作为具体的例子来详细说明在多比特的加法运算中所使用的CLA电路。
按照本实施例的CLA电路的特征在于，把整个比特数N(N是大于1的整数)分类为多个比特m(m为小于N的整数)的组，在各组内用每比特的传播信号P<i>、产生信号G<i>、消除信号K<i>来生成以多比特构成的组为单位的组传播信号PG、组产生信号GG、组消除信号KG，并使用这些信号来求出最后必要的最上位比特的进位信号CN-1。
例如设N＝16，m＝4，那么，把输入信号A和B分类为4组A＝(a15～a12，a11～a8，a7～a4，a3～a0)……(1)B＝(b15～b12，b11～b8，b7～b4，b3～b0)……(2)然后求出每一组的进位信号C3，C7，C11，C15。
C3＝f(a3～a0，b3～b0) ……(3)C7＝f(a7～a4，b7～b4)+C3 ……(4)C11＝f(a11～a7，b11～b7)+C7 ……(5)C15＝f(a15～a11，b15～b11)+C11……(6)为了求出每一个这样的组进位信号，必须从组内的每比特的信号P/G/K生成以组为单位的信号PG/GG/KG，再参照图12，来说明进行这样运算的第一CLA电路CLA(1)的电路构成。
该第一CLA电路CLA(1)是输出作为由4比特构成的组的信号PG/GG/KG的电路，按照如下的公式由未图示的电路预先生成相应的组内的每比特的信号P<30>(＝P<3>～P<0>)/G<30>(＝G<3>～G<0>)/K<30>(＝K<3>～K<0>)。
P<i>＝/a<i>*/b<i>
G<i>＝a<i>ExOR b<i>
K<i>＝a<i>*b<i>
第一CLA电路CLA(1)设置有生成信号PG的与逻辑电路AN1、生成选择信号S<30>的优先编码器PE、根据选择信号S<30>生成信号GG、KG的选择器SEL1。
与逻辑电路AN1输入全部P<30>信号，并进行图7所示那样的与逻辑运算，然后把其结果作为PG信号输出和/或作为使PG反转的PGB信号输出。
PG＝P<3>*P<2>*P<1>*P<0>……(7)PGB＝/(P<3>*P<2>*P<1>*P<0>)＝/P<3>+/P<2>+/P<1>+/P<0>
＝PB<3>+/PB<2>+/PB<1>+/PB<0>……(8)这对应于在从第0比特到第3比特全都传导的情况下即只有P<30>＝「1」的情况下把由前级的组撤出来的进位信号Cin作为其原样相应的组内的进位信号CG向后级传送。这时，信号GG和KG同时成为「0」。
全部P<30>信号中的至少一个是「0」的情况下，就必须进行优先编码器PE的运算。优先编码器PE设置有输入经反转的传播信号PB<30>的或非电路NR11、输入电路NR11的输出的倒相器IN11和IN12、输入倒相器IN11和IN12的输出的或非电路NR12、输入反转组传播信号PB<31>的或非电路NR21、输入电路NR21的输出的倒相器IN21和IN22、输入倒相器IN21和IN22的输出的或非电路NR22、输入信号PB<32>的或非电路NR31、输入电路NR31的输出的倒相器IN31和IN32、输入倒相器IN31和IN42的输出的或非电路NR32、输入信号PB<3>的或非电路NR41、输入电路NR21的输出的倒相器IN41、IN42和IN43、输入倒相器IN43的输出和接地电位「0」的或非电路NR41。分别从或非电路NR12、NR22、NR32、NR41输出选择信号S<0>～S<3>。
至少某一个信号P<30>是「0」的情况下(或至少某一个信号PB<30>是「1」的情况下)，优先编码器PE决定把信号G<30>、K<30>中的某一个取为作为组的信号GG、KG。这里，从信号PB<3>开始按顺序检索下去，在信号PB<3>是「1」的情况下，信号S<3>＝「1」，其他全都为「0」。在信号PB<3>是「0」而信号PB<2>是「1」的情况下，信号S<2>＝「1」，其他全都为「0」。这样，某一个信号S<30>成为「1」，其他全都为「0」。
把这样的选择信号S<30>输入到选择器SEL1。选择器SEL1有多路转换器MUX1和MUX2，并选择信号S<30>输入到把各个多路转换器MUX1和MUX2，然后选择比特是「1」的信号G<30>、K<30>，并分别作为组的信号GG和KG输出去。
这里，信号GG和KG用下式来表示。
GG＝P<3>*P<2>*P<1>*G<0>+P<3>*P<2>*G<1>
+P<3>*G<2>*G<3>……(9)KG＝P<3>*P<2>*P<1>*K<0>+P<3>*P<2>*K<1>
+P<3>*K<2>*K<3> ……(10)当用选择信号S<30>来表示这样的信号GG和KG时，表示如下。首先，导入下面的逻辑式。Q<0>＝PG＝P<3>*P<2>*P<1>*P<0>
＝/(PB<3>+PB<2>+PB<1>+PB<0>)……(11)Q<1>＝P<3>*P<2>*P<1>
＝/(PB<3>+PB<2>+PB<1>) ……(12)Q<2>＝P<3>*P<2>
＝/(PB<3>+PB<2>)……(13)Q<3>＝P<3>
＝/PB<3>……(14)/Q<0>＝PGB＝/(P<3>*P<2>*P<1>*P<0>)＝PB<3>+PB<2>+PB<1>+PB<0> ……(15)/Q<1>＝/(P<3>*P<2>*P<1>)＝PB<3>+PB<2>+PB<1> ……(16)/Q<2>＝/(P<3>*P<2>)＝PB<3>+PB<2> ……(17)/Q<3>＝/P<3>
＝PB<3> ……(18)S<0>＝Q<1>*/Q<0>……(19)S<1>＝Q<2>*/Q<1>……(20)S<2>＝Q<3>*/Q<2>……(21)S<3>＝1*/Q<3> ……(22)其中P<3>*PB<3>＝P<2>*PB<2>＝P<1>*PB<1>
＝P<0>*PB<0>＝「0」 ……(23)因此，上述的(11)～(18)式成为如下表达式。
S<0>＝P<3>*P<2>*P<1>*(PB<3>+PB<2>+PB<1>+PB<0>)＝P<3>*P<2>*P<1>*PB<0> ……(24)S<1>＝P<3>*P<2>*(PB<3>+PB<2>+PB<1>)＝P<3>*P<2>*PB<1> ……(25)S<2>＝P<3>*(PB<3>+PB<2>)＝P<3>*PB<2>……(26)S<3>＝1*PB<3>
＝PB<3> ……(27)由PB<3>*G<3>＝G<3>，PB<2>*G<2>＝G<2>，PB<1>*G<1>＝G<1>，PB<0>*G<0>＝G<0>，得到如下的关系S<0>*G<0>+S<1>*G<1>+S<2>*G<2>+S<3>*G<3>
＝P<3>*P<2>*PB<1>*PB<0>*G<0>+P<3>*P<2>*PB<1>*G<1>+P<3>*PB<2>*G<2>+PB<3>*G<3>
＝P<3>*P<2>*P<1>*G<0>+P<3>*P<2>*G<1>+P<3>*G<2>+G<3>
＝GG ……(28)S<0>*G<0>+S<1>*G<1>+S<2>*G<2>+S<3>*K<3>
＝P<3>*P<2>*P<1>*PB<0>*K<0>+P<3>*P<2>*PB<1>*K<1>+P<3>*PB<2>*K<2>+PB<3>*K<3>
＝P<3>*P<2>*P<1>*K<0>+P<3>*P<2>*K<1>+P<3>*K<2>+K<3>
＝KG ……(29)由此得到下式(30)、(31)GG＝S<0>*G<0>+S<1>*G<1>+S<2>*G<2>
+S<3>*G<3> ……(30)
GG＝S<0>*K<0>+S<1>*K<1>+S<2>*K<2>
+S<3>*K<3> ……(31)首先导入如下逻辑方程Q<0>＝PG＝P<3>*P<2>*P<1>*P<0>
＝/(PB<3>+PB<2>+PB<1>+PB<0>)……(11)Q<1>＝P<3>*P<2>*P<1>
＝/(PB<3>+PB<2>+PB<1>) ……(12)Q<2>＝P<3>*P<2>
＝/(PB<3>+PB<2>)……(13)Q<3>＝P<3>
＝/PB<3>……(14)/Q<0>＝PGB＝/(P<3>*P<2>*P<1>*P<0>)＝PB<3>+PB<2>+PB<1>+PB<0> ……(15)/Q<1>＝/(P<3>*P<2>*P<1>)＝PB<3>+PB<2>+PB<1>……(16)/Q<2>＝/(P<3>*P<2>)＝PB<3>·+PB<2>……(17)/Q<3>＝/P<3>
＝PB<3>……(18)S<0>＝Q<1>*/Q<0>……(19)S<1>＝Q<2>*/Q<1>……(20)S<2>＝Q<3>*/Q<2>……(21)S<3>＝1*/Q<3> ……(22)如上述的(8)、(24)～(27)式以及图12所示，选择信号S<30>是把PB<30>作为输入的称之为优先编码器的逻辑。
即如上所述，按PB<3>，PB<2>，PB<1>，PB<0>的顺序排列时，PB<i>＝「1」(其中i＝3～0)时，S<i>＝「1」，其他的S<j>为「0」(其中j是i以外的3～0)，而且PBG＝「1」。
在PB<3>，PB<2>，PB<1>，PB<0>全都为「0」时，全部S<i>＝PBG＝「0」。
因此，式(30)、(31)就意味着生成信号GG/KG的各个逻辑是根据选择信号S<30>从各四个信号G<30>、K<30>中选择的多路转换器(4-1MUX)。
如上所述，第一CLA电CLA(1)以4比特为单位的组作为单位，具有与逻辑电路AN1、优先编码器PE和选择器SEL1，并生成以组为单位的传播信号PG、产生信号GG和消除信号KG。
这里，在第一CLA电路CLA(1)中，设置有完全生成信号PG、GG、KG的构成，但是，也可以生成信号PG和GG或信号PG和KG。在生成信号PG和GG的情况下，选择器SEL1只有多路转换器MUX1，在生成信号PG和KG的情况下，选择器SEL1只有多路转换器MUX2。
下面来说明第二CLA电路CLA(2)。
第二CLA电路CLA(2)与上述的第一CLA电路CLA(1)不同，不仅在相应的组内生成组传播信号PG、组产生信号GG和组消除信号KG，而且使用这些信号PG、GG、KG求出并输出组进位信号CG。作为具体的构成，如图17所示，与逻辑电路AN1和优先编码器PE的构成与上述的实施例一样，但是，选择器SEL11却不一样，它进一步附加有与逻辑电路AN11和AN12。
选择器SEL11有多路转换器MUX11和MUX12，多路转换器MUX11输入从优先编码器PE输出的选择信号S<30>、每比特的G<30>、来自下位组的进位信号C、从与逻辑电路AN1输出的信号PG。多路转换器MUX12输入选择信号S<30>、每比特的K<30>、来自下位组的反转进位信号CB、信号PG。
如上所述，在全部信号P<30>都是「1」的情况下，输出「1」的信号PG和「0」的信号PGB。这种情况下，原样输出来自下位组的进位信号C和反转进位信号CB作为相应组的组进位信号CG和反转组进位信号CGB。这时，信号PGB全都是「0」。因此，分别从输入该信号PGB的与逻辑电路AN11和AN12输出「0」的信号GG和KG。
在至少某一个信号P<i>是「0」的情况下，信号PG为「0」，信号PGB为「1」。这种情况下的信号CG和CGB的生成首先分别选择信号G<30>、K<30>中的对应于具有「1」值的选择信号S<i>的信号G<i>、K<i>，然后把它分别作为以组为单位的信号CG和CGB进行输出。进而把「1」信号的PGB和信号CGB输入到与逻辑电路AN11，并输出信号GG；把「1」信号的PGB和信号CGB输入到与逻辑电路AN12，并输出信号KG。
可是，把信号CG作为逻辑式表示如下。
CG＝PG*Cin+GG……(32)CGB＝/CG＝PG*/Cin+KG ……(33)用上述的(30)、(31)式，得到CG＝PG*Cin+S<0>*G<0>+S<1>*G<1>+S<2>*G<2>
+S<3>*G<3> ……(34)CGB＝PG*/Cin+S<0>*K<0>+S<1>*K<1>+S<2>*K<2>
+S<3>*K<3> ……(35)这里，由上述的公式(7)、(24)～(27)，信号PG、S<30>中只有一个信号为「1」，其他信号全部为「0」。
因此，由上述的(34)和(35)式生成组进位信号CG、CGB的逻辑就是由5个选择信号PG和S<30>选择5个信号Cin和G<30>，而且选择5个信号/Cin和K<30>的5-1多路转换器。
而且由式(9)、(10)、(32)、(33)得CG*PGB＝GG ……(36)CGB*PGB＝KG ……(37)因此，如上所述，PG＝「0」(PGB＝「1」)时，由(36)式得CG＝GG，KG＝CGB.
在图18中，表示了第二CLA电路CLA(2)内的输入输出信号的时序。这里，实线表示信号P、G、K的电平，虚线表示各反转信号PB、GB、KB的电平。
与时钟信号CLK同步地输入信号P<30>、G<30>、K<30>以及来自下位组的组进位信号C，并伴随运算延迟时间按同样的定时输出组传播信号PG、组产生信号GG、组进位信号CG。
这里，在第二CLA电路CLA(2)内具备生成全部信号PG、GG、KG、CG、CGB的构成。但是也可以具备生成信号PG、GG和CG的构成或生成信号PG、KG和CGB的构成。在生成信号PG、GG和CG的情况下，选择器SEL11只有多路转换器MUX1，并用与此伴随的与逻辑电路AN11生成信号CG；在生成信号PG、KG和CGB的情况下，选择器SEL11只有多路转换器MUX2，并用与逻辑电路AN12生成信号KG.
然后，在图19中表示用上述的第一CLA电路CLA(1)和第二CLA电路CLA(2)构成32比特的CLA电路的情况下的电路构成。该CLA电路分为3个组阶层「0～2」，组阶层「0～1」使用第一CLA电路CLA(1)，组阶层「2」使用第二CLA电路CLA(2)。
在组阶层「0」中，组7～0的每组的CLA电路生成各信号PG(7)、GG(7)、KG(7)、PG(6)、GG(6)、KG(6)、…、PG(0)、GG(0)、KG(0)。
在组阶层「1」中，把每4个组7～4、组3～0分别汇集为一个组，生成每16比特的信号PGG<1>、GGG<1>、KGG<1>、PGG<0>、GGG<0>、KGG<0>。
在组阶层「2」中，由第二CLA电路CLA(2)生成把整个32比特汇集为一个组的信号PGGG、GGGG、KGGG，并进一步生成最后的进位信号CGGG。该信号GGGG相当于32比特的进位信号C<31>。
在这样构成的CLA电路中运算所要的时间与图20所示的组阶层「0」、「1」和「2」中的各个延迟时间取为同样的T11时，整体延迟时间就为T11*3。该运算延迟时间T11*3意味着仅累积3个阶层的延迟时间，因此，与图4所示的原来的CLA电路那样的把每组的延迟时间累积起来的情况相比，按照本实施例，缩短了计算时间。
图13(b)表示与逻辑电路AN1的例子。像图13(a)中所表示的电路符号那样，该与逻辑电路AN1一般作为准-NMOS型是把倒相器组合导公知的与非电路内构成的。时钟信号CLK为低电平期间，连接在接地端和节点ND1之间的NMOS·FETN1导通，节点ND1放电。当时钟信号CLK成为高电平时，PMOS·FET P1导通，连接在接地端和节点ND1之间的NMOS·FET N1截止。
信号P<30>分别经倒相器IN104～IN101反转之后，被输入到连接在节点ND1和节点ND2之间的NMOS·FET N14～N11。只有信号P<30>中的信号全部为「1」时，NMOS·FET N14～N11才全部导通，节点ND1由PMOS·FET P1放电，并输出「1」的信号PG。信号P<30>中至少某一个信号是「0」时，输入该信号的FET导通，节点ND1与连接端子连接，并输出「0」的信号PG。在PMOS·FET P1中采用小尺寸的PMOS·FET，即使在该PMOS·FET P1导通时之中，至少一个NMOS·FET N14～N11导通就出现大约接近于连接在节点ND1的接地端子的电压。
由于使用同步于时钟信号CLK动作的这样的准-NMOS型与逻辑电路AN1，所以能够使电路动作高速化。
图14表示优先编码器PE的电路构成的一例。图14是由定时电路构成图12的第一CLA电路CLA(1)和图17的第二CLA电路CLA(2)的优先编码器PE的或非电路NR11、NR12、NR13的情况下的电路构成图。该优先编码器PE也与时钟信号CLK同步地进行定时动作，输入信号PB<30>的或非电路由PMOS·FET P11～P14、NMOS·FET N21～N32构成，PMOS·FET P11～P14连接在电源端子和节点ND11～ND14之间，并把时钟信号CLK输入到门电路。在时钟信号CLK处于低电平期间，节点ND11～ND14被充电。
NMOS·FETN21～N24并联在节点ND11～ND21之间，NMOS·FET N25连接在节点ND21与接地端子之间。NMOS·FET N26～N28并联在节点ND12～ND22之间，NMOS·FET N29连接在节点ND22与接地端子之间。NMOS·FET N30～N31并联在节点ND13～ND23之间，NMOS·FET N32连接在节点ND23与接地端子之间。NMOS·FET N33连接在节点ND14～ND24之间，NMOS·FET N34连接在节点ND24与接地端子之间。
时钟信号CLK输入到NMOS·FET N25、N29、N32、N34的门电路，信号P<O>输入到NMOS·FET N21的门电路，信号P<1>输入到NMOS·FET N22和N26的门电路，信号P<2>输入到NMOS·FET N23、N27、N30的门电路，信号P<3>输入到NMOS·FET N24、N28、N31、N33的门电路。
在时钟CLK为低电平期间，PMOS·FET P11～P14导通，节点ND11～ND14全部充电，时钟CLK成为高电平时，NMOS·FET N25、N29、N32、N34导通，节点ND21～ND24放电。
只有在信号PB<30>的全部信号是「0」的情况下，从节点ND11输出高电平信号，在至少某一个信号是「1」的情况下，输出低电平信号，并输出由倒相器IN111反转了的信号PGB。只有在信号PB<31>的全部信号是「0」的情况下，从节点ND12输出高电平信号，在至少某一个信号是「1」的情况下，输出低电平信号，并由倒相器IN113反转后，与倒相器IN112的输出一起输入到或非电路NR101，然后输出信号S<0>。只有在信号PB<32>的全部信号是「0」的情况下，从节点ND13输出高电平信号，在至少某一个信号是「1」的情况下，输出低电平信号，并由倒相器IN115反转后，与倒相器IN114的输出一起输入到或非电路NR102，然后输出信号S<1>。只有在信号PB<3>是「0」的情况下，从节点ND14输出高电平信号，该信号是「1」的情况下，输出低电平信号，并由倒相器IN117反转后，与倒相器IN116的输出一起输入到或非电路NR103，然后输出信号S<2>。倒相器IN118把倒相器IN117的输出反转后，进一步由或非电路NR104反转，然后作为信号S<3>输出。
图15是用PMOS·FET、NMOS·FET和非逻辑电路构成选择器SEL1的情况下的电路构成图。
具有选择器SEL1的多路转换器MUX1、MUX2例如分别具备图15(a)、(b)所示的电路构成，多路转换器MUX1的PMOS·FET P21连接在电源端子和节点ND31之间；NMOS·FET N41和N42串联在节点ND31和接地端子之间；NMOS·FET N43和N44串联再与此并联；NMOS·FET N45和N46串联再与此并联；NMOS·FET N47和N48串联再与此并联。信号S<03>被输入到NMOS·FET N41、N43、N45、N47的门电路，信号G<03>被输入到NMOS·FET N42、N44、N46、N48的门电路。
时钟信号CLK为低电平期间，PMOS·FET P21导通，节点ND31充电。时钟信号CLK成为高电平时，至少存在一个信号S<0>和G<0>、信号S<1>和G<1>、信号S<2>和G<2>、信号S<3>和G<3>之中的两者都成为「1」组合的情况下，节点ND31成为低电平。节点ND31的电平被倒相器IN21反转后，输出为信号GG。
多路转换器MUX2具有与多路转换器MUX1一样的构成，相当于多路转换器MUX1把中的信号G<30>置换为信号KG<30>。PMOS·FET P22连接在电源端子和节点ND32之间；NMOS·FET N51和N52串联在节点ND32和接地端子之间；NMOS·FET N53和N54串联再与此并联；NMOS·FET N55和N56串联再与此并联；NMOS·FET N57和N58串联再与此并联。信号S<03>被输入到NMOS·FET N51、N53、N55、N57的门电路，信号K<03>被输入到NMOS·FET N52、N54、N56、N58的门电路。
时钟信号CLK为低电平期间，PMOS·FET P22导通，节点ND31充电。时钟信号CLK成为高电平时，至少存在一个信号S<0>和K<0>、信号S<1>和K<1>、信号S<2>和K<2>、信号S<3>和K<3>之中的两者都成为「1」组合的情况下，节点ND32成为低电平。节点ND32的电平被倒相器IN22反转后，输出为信号KG。
作为在每比特中生成P、G、K信号的电路，也可以用例如图21(a)～(d)所示的电路。图21(a)所示的电路输入两个输入信号A和B(/A和/B)，然后在A和B之间进行逻辑和运算，产生并输出信号P。时钟信号CLK被输入到PMOS·FET P31的门电路，在低电平期间，节点ND41充电。时钟信号CLK成为高电平时，NMOS·FET N63的门电路输入该电平并导通。NMOS·FET N61、N62、N64、N65的门电路分别输入信号A、/B、/A、B，根据这些电平的组合，来维持充了电的节点ND41的充电状态或放电。该节点ND41的电平由倒相器IN131反转之后被输出为信号P。
图21(b)所示的电路把在逻辑和上加了反转的信号PB输出到二输入信号A和B之间。该电路相当于把输入到图21(a)的电路中的NMOS·FETN61、N62、N64、N65的门电路的信号的组合A、/B、/A、B置换为A、B、/A、/B的电路。
图21(c)所示的电路是在A和B之间进行逻辑积运算并输出信号G的电路。时钟信号CLK被输入到PMOS·FET P33的门电路，在低电平期间，节点ND43充电。信号A、B分别被输入到NMOS·FET N81、N82，根据这些电平的组合，来维持充了电的节点ND43的充电状态或放电。时钟信号CLK成为高电平时，NMOS·FET N33的门电路输入该电平并导通。该节点ND43的电平由倒相器IN133反转之后被输出为信号G。
图21(d)所示的电路在A和B之间进行排他逻辑和运算并输出信号K，该电路相当于把输入到图21(c)的电路中的NMOS·FET N81、N82的门电路的信号的组合A、B置换为/A、/B。
图22(a)和(b)分别表示生成与时钟信号CLK同步了的每比特的进位信号Cin和反转进位信号/Cin的波形C和CB的电路的一例。
像上面所说明的那样，本发明的CLA电路把每m比特的信号P、G、K送到由m比特构成的组中，并求出以组为单位的信号PG、GG、KG，所以，即使在求比特数多的运算的进位时在多组中使用每组求出来的信号PG、GG、KG，从而能够缩短计算延迟时间。
例如，在图19所示的电路构成中，把整体32比特的运算分成为每4比特的组，用3组的组阶层求每组的信号PG、GG、KG，最后再求出进位信号CGGG。与逻辑电路AN1、优先编码器PE、选择器SE的具体电路构成是一个例子，也能够形成各种各样的变形。
图23是图17所示的准-NMOS与非电路42与1检索电路2-7连接的情况下的电路构成图，与图17同等的部分用同样的标号表示。该准-NMOS与非电路42，如图24所示，该准-NMOS电路62连接在由同样逻辑构成的定时电路46上，定时电路46是1检索电路2-7的一部分。准-NMOS电路62并联在接地电位和信号线X之间，由接受各比特的P信号的反转信号的NMOS·FET、把电源连接在信号线X上的PMOS门电路47、把控制信号送到PMOS门电路47的与非电路48构成。同样，定时电路46并联在接地电位和信号线X之间，由接受各比特的PB信号的NMOS·FET、把电源连接在信号线X*上的PMOS门电路49构成。
图25是表示图24所示的准-NMOS与非电路42的输入输出的定时的时序图。
向准-NMOS电路62的输入信号在预充电期间被提升到“H”电平，因此，信号线X被下拉到“L”电平。
向定时电路46的输入信号在预充电期间被提升到“H”电平，因此，信号线X*被同时下拉到“H”电平。另一方面，在输出确定期间，作为向准-NMOS电路62的输入信号和向定时电路46的输入信号，输入各比特P的信号P<30>和各比特P的信号PB<30>。
在预充电期间，因为定时电路46的输出信号OUTPUT*(OUTPUT的反转)被预充电到“H”电平，所以，允许信号En使控制信号48的输出成为“1”，PMOS门电路47导通。以后的输出确定期间，确定全部输入信号的逻辑值，但是在这里逻辑为非成立的情况下(即信号线X与接地电位非连接)，因为没有把准-NMOS电路62的信号线X下拉到“L”电平的电流通路，PMOS门电路47使信号线X固定在“H”电平，所以，不流过消耗电流。另一方面，在逻辑成立的情况下，因为存在把信号线X下拉到“L”电平的电流通路，PMOS门电路47导通而消耗无用电流。但是，在定时电路46中，因为逻辑成立而使信号线X*变化为“L”电平，输出信号OUTPUT*地变化为“L”电平。这样，通过控制电路48就使PMOS门电路47截止，所以就无消耗电流流过。
以上的构成一般被应用于运动输出那样的定时电路和准-NMOS电路的组合，即图26是输出同步那样的定时电路和准-NMOS电路的组合的构成例的电路构成图。该准-NMOS电路62和定时电路46是由同样逻辑构成的NMOS·FET构成的。但是，如果信号线X和信号线X*在输出确定期间输出同样的逻辑值，就没有必要特别由同样逻辑来构成，这样的准-NMOS电路并列设置在接地电位和信号线X之间，并由接受各比特的P信号的NMOS·FET、把电源连接到信号线X的PMOS门电路47、把控制信号加到PMOS门电路47的与非电路48构成。同样，定时电路46并联在接地电位和信号线X之间，由接受各比特的PB信号的NMOS·FET、把电源连接在信号线X*上的PMOS门电路49构成。
图27是表示图26所示的准-NMOS与非电路61的输入输出的定时的时序图。
向准-NMOS与非电路62的输入信号INPUT[N0]和向定时电路63输入的输入信号INPUT*[N0]是在输入确定期间取相等的逻辑值的信号。
向准-NMOS与非电路62的输入信号INPUT[N0]在预充电期间被提升为“H”电平，因此，信号线X被下拉为“L”电平。
向定时电路46输入的输入信号INPUT*[N0]在预充电期间被提升为“H”电平，因此，信号线X*同时被下拉为“H”电平。另一方面，在输出确定期间，向准-NMOS与非电路62的输入信号和向定时电路46的应评价的输入信号被输入为INPUT[N0]和INPUT*[N0]。
因为定时电路46的输出信号OUTPUT*(OTPUT的反转)被充电到“H”电平，所以，允许信号En使控制电路48的输出成为“1”，PMOS门电路47导通。此后的输出确定期间，确定全部输入信号的逻辑值，但是在这里逻辑为非成立的情况下(即信号线X与接地电位非连接)，因为没有把准-NMOS电路62的信号线X下拉到“L”电平的电流通路，PMOS门电路47使信号线X固定在“H”电平，所以，不流过消耗电流。另一方面，在逻辑成立的情况下，因为存在把信号线X下拉到“L”电平的电流通路，PMOS门电路47导通而消耗无用电流。但是，在定时电路46中，因为逻辑成立而使信号线X*变化为“L”电平，输出信号0UTPUT*也变化为“L”电平。这样，通过控制电路48就使PMOS门电路47截止，所以就无消耗电流流过。
图28是按照本发明的互补的准-准-NMOS与非电路构成的逻辑电路的电路构成图。该逻辑电路71具备第一准-NMOS电路72和与该第一准-NMOS电路72互补的第二准-PMOS电路73。第一准-NMOS电路72由经PMOS门电路74供给电源的NMOS FET的组合电路72n构成，第二准-PMOS电路73也由经PMOS门电路75供给电源的NMOS FET的组合电路73n构成。另外，与非电路76、77连接在两个准-NMOS电路中，与非电路76、77用来由这两个电路的输出信号预充电时的逻辑值使准-NMOS电路的PMOS门电路74、75截止，逻辑成立并反转时PMOS门电路74、75互为对方。
图29是表示图28所示的互补的准-准-NMOS与非电路的输入输出的定时的时序图。
如果产生互补的输出，对第一准-NMOS电路72的输入信号和对第二准-PMOS电路73输入信号即对NMOS FET要素的门信号的组合也可以是任何信号。例如作为对第一准-NMOS电路72的输入信号和对第二准-PMOS电路73输入信号，在输出确定期间输入取互相反转的逻辑值的输入信号INPUT[N0]和INPUT*(INPUT的反转)[N0]。
在预充电期间，对第一准-NMOS电路72的输入信号INPUT[N0]和对第二准-PMOS电路73输入信号INPUT*[N0]被提升为“H”电平，因此，信号线X和信号线X*下拉为“L”电平。
因为第一准-NMOS电路72的输出信号OUTPUT被预充电为“H”电平，所以，在输出确定期间，允许信号En使与非电路76的输出为“1”，PMOS门电路74导通。
同样，因为第二准-NMOS电路73的输出信号OUTPUT*被预充电为“H”电平，所以，在输出确定期间，允许信号En使与非电路77的输出为“1”，PMOS门电路75导通。此后，在输出确定期间，确定全部输入信号的逻辑值，这里，组合电路72n和组合电路73n的任何一方成立，另一方就不成立。因此，就没有把逻辑未成立的准-NMOS电路中的信号线X或X*下拉为“L”电平的电流通路，PMOS门电路74或75把信号线X或X*固定在“H”电平上，所以没有消耗电流流过。另一方面，在逻辑成立的准-NMOS电路中，因为存在把信号线X或X*下拉为“L”电平的电流通路，所以PMOS门电路73或74导通，而消耗无用电流。但是，因为逻辑未成立的准-NMOS电路的输出信号OUTPUT或OUTPUT*变化为“L”电平，所以与非电路76或77导通，而PMOS门电路74或75截止，没有消耗电流流过。
图30是作为图28所示的电路的应用例使用准-NMOS与非电路的本发明的互补的逻辑电路的电路构成图。该逻辑电路81具备第一准-NMOS电路82和具有与该第一准-NMOS电路82互补的输出的第二准-PMOS电路83。第一准-NMOS电路82由经PMOS门电路84供给电源的NMOS FET的组合电路82n构成，第二准-PMOS电路83也由经PMOS门电路85供给电源的NMOS FET的组合电路83n构成。作为对第一准-NMOS电路82的输入信号和对第二准-PMOS电路83的输入信号，在输出确定期间输入取互相反转的逻辑值的输入信号INPUT[N0]和输入信号INPUT*(INPUT的反转)[N0]。这里，N＝2，根据德·摩根定理的公式，把NMOS FET的组合电路82n和NMOS FET的组合电路83n设为/((
*[1]+[2]-(/
+/[1])*/[2]图31是图30所示的互补的准-准-NMOS与非电路的输入输出的定时的时序图。
如果产生互补的输出，对第一准-NMOS电路82的输入信号和对第二准-PMOS电路83输入信号即对NMOS FET要素的门信号的组合也可以是任何组合。例如作为对第一准-NMOS电路82的输入信号和对第二准-PMOS电路83输入信号，在输出确定期间输入取互相反转的逻辑值的输入信号INPUT[20]和INPUT*(INPUT的反转)[20]。
在预充电期间，对第一准-NMOS电路82的输入信号INPUT[20]和对第二准-PMOS电路83输入信号INPUT*[20]被提升为“H”电平，因此，信号线X和信号线X*被下拉为“L”电平。
因为第一准-NMOS电路82的输出信号OUTPUT被预充电为“H”电平，所以，在输出确定期间，允许信号En使与非电路86的输出为“1”，PMOS门电路84导通。
同样，因为第二准-NMOS电路83的输出信号OUTPUT*被预充电为“H”电平，所以，在输出确定期间，允许信号En使与非电路87的输出为“1”，PMOS门电路85导通。此后，在输出确定期间，确定全部输入信号的逻辑值，这里，组合电路82n和组合电路83n的任何一方成立，另一方就不成立。因此，就没有把逻辑未成立的准-NMOS电路中的信号线X或X*下拉为“L”电平的电流通路，PMOS门电路84或85把信号线X或X*固定在“H”电平上，所以没有消耗电流流过。另一方面，在逻辑成立的准-NMOS电路中，因为存在把信号线X或X*下拉为“L”电平的电流通路，所以PMOS门电路83或84导通，而消耗无用电流。但是，因为逻辑未成立的准-NMOS电路的输出信号OUTPUT或OUTPUT*变化为“L”电平，所以与非电路86或87导通，而PMOS门电路84或85截止，没有消耗电流流过。
另外，与非电路86、87连接在两个准-NMOS电路中，与非电路86、87用来由这两个电路的输出信号预充电时的逻辑值使准-NMOS电路的PMOS门电路84、85截止，逻辑成立并反转时准-NMOS电路的PMOS门电路84、85互为对方。
权利要求
1.一种从上位比特开始按顺序检查2进制数的数据串的比特时检索最初出现的0或1的逻辑电路，包括由动态电路构成并接受所述2进制数的数据串的最上位比特的“非”逻辑电路；分别由动态电路构成，与所述2进制数的数据串的最上位比特以外的比特一一对应，输入对应于该比特位置的所述2进制数的数据串的比特和处于比该比特位置更上位的比特的或非电路；从所述“非”逻辑电路和或非电路邻接的电路接受两个逻辑信号的2输入或非电路。
2.根据权利要求1的逻辑电路，其特征在于所述“非”逻辑电路和或非电路由并联在接地电位与所述“非”逻辑电路和或非电路的输出线之间并联连接的NMOS FET构成。
3.根据权利要求1的逻辑电路，其特征在于所述2输入或非电路的前级中插入有倒相器。
4.一种逻辑电路，由定时电路、准-NMOS电路和逻辑门电路构成；定时电路由连接在输出线和接地电位之间的第一组合电路构成，在预充电期间，控制所述第一组合电路，把所述接地电位切离所述输出线的同时，把电源供给所述输出线，使所述输出线提高到“H”电平，在输出确定期间，把应评价的输入信号送到所述第一组合电路的同时，停止对所述输出线的电源供给，根据该逻辑运算值有选择地把所述接地电位与所述输出线连接起来，经所述输出线输出所确定的逻辑值；准-NMOS电路由连接在输出线和接地电位之间的第二组合电路构成，在所述预充电期间，控制所述第二组合电路，把所述接地电位连接到所述输出线，使所述输出线降低到“L”电平，在所述输出确定期间，把应评价的输入信号送到所述第一组合电路的同时，把电源供给所述输出线，根据该逻辑运算值有选择地把所述接地电位切离所述输出线，经所述输出线输出所确定的逻辑值；逻辑门电路连接到所述定时电路，根据所述定时电路的所述输出线的信号，控制对所述准-NMOS电路的所述输出线的电源供给；所述定时电路和所述准-NMOS电路确定的逻辑值是一样的或互补的，在所述输出确定期间，所述准-NMOS电路的所述输出线被连接到接地电位，在降低到“L”电平的情况下，应答于准-NMOS电路对应的所述输出线的变化，所述逻辑门电路停止对所述定时电路的所述输出线的电源供给。
5.根据权利要求4的逻辑电路，其特征在于所述第一组合电路和所述第二组合电路由用同样逻辑构成的NMOS FET构成。
6.准-NMOS逻辑电路，由第二准-NMOS电路、第一准-NMOS电路、第一逻辑门电路、第二逻辑门电路构成；第二准-NMOS电路由连接在输出线和接地电位之间的第二组合电路构成，在所述预充电期间，控制所述第二组合电路，把所述接地电位连接到所述输出线，使所述输出线降低到“L”电平，在所述输出确定期间，把应评价的输入信号送到所述第一组合电路的同时，把电源供给所述输出线，根据该逻辑运算值有选择地把所述接地电位切离所述输出线，经所述输出线输出所确定的逻辑值；第一准-NMOS电路由连接在输出线和接地电位之间的第一组合电路构成，在预充电期间，控制所述第一组合电路，把所述接地电位连接到所述输出线，使所述输出线降低到“L”电平，在所述输出确定期间，把应评价的输入信号送到所述第一组合电路的同时，把电源供给所述输出线，根据该逻辑运算值有选择地把所述接地电位切离所述输出线，经所述输出线输出所确定的逻辑值；第一逻辑门电路根据来自所述第二准-NMOS电路的所述输出线的信号控制对所述第一准-NMOS电路的所述输出线的电源供给；第二逻辑门电路根据来自所述第一准-NMOS电路的所述输出线的信号控制对所述第二准-NMOS电路的所述输出线的电源供给；所述第一准-NMOS电路和所述第二准-NMOS电路是互补的，在所述输出确定期间，所述接地电位被连接到所述第一准-NMOS电路和所述第二准-NMOS电路的一方的所述输出线并下拉到“L”电平的情况下，根据另一方的所述输出线的“H”电平的变化，第一或第二逻辑门电路停止对所述准-NMOS电路的另一方的所述输出线的电源供给。
7.一种先行进位电路，输入每隔m(m为1以上的整数)比特的传播信号P、产生信号G和消除信号K中的至少一方，来生成由m比特构成的作为相应的组的组传播信号PG、组产生信号GG和组消除信号KG中的至少一方；所述先行进位电路由逻辑电路、优先编码器和选择电路构成；在所述传播信号P全都有一个逻辑值的情况下或在反转组传播信号PB全都有所述一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述组传播信号PG和/或具有所述一个逻辑值的反转值的所述反转组传播信号PGB；在按照从最上位比特向下位顺序检索所述传播信号P和/或所述反转组传播信号PB，并且对应于所述传播信号P之中的最初出现所述一个逻辑值的反转值或所述反转组传播信号PB之中的最初出现所述一个逻辑值的信号的比特生成有效的m比特的选择信号，而且所述传播信号P的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述反转组传播信号PB的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述产生信号G和/或所述消除信号K之中对应于所述选择信号的有效比特的产生信号G和/或消除信号K，并分别作为所述组产生信号GG和/或所述组消除信号KG输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器输出具有所述一个逻辑值的反转值的所述所述组产生信号GG和/或所述组消除信号KG。
8.一种先行进位电路，输入进位信号C、每隔m(m为1以上的整数)比特的传播信号P、产生信号G和消除信号K中的至少一方，来生成由m比特构成的作为相应的组的组传播信号PG、组进位信号CG、组产生信号GG和组消除信号KG中的至少一方；所述先行进位电路由逻辑电路、优先编码器和选择电路构成；在所述传播信号P全都有一个逻辑值的情况下或在反转组传播信号PB全都有所述一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述组传播信号PG和/或具有所述一个逻辑值的反转值的所述反转组传播信号PGB；在按照从最上位向下位顺序检索所述传播信号P和/或所述反转组传播信号PB，并且对应于所述传播信号P之中的最初出现所述一个逻辑值的反转值或所述反转组传播信号PB之中的最初出现所述一个逻辑值的信号的比特生成有效的m比特的选择信号，而且所述传播信号P的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述反转组传播信号PB的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述产生信号G和所述消除信号K之中对应于所述选择信号的有效比特的产生信号G和消除信号K，并分别作为所述组进位信号CG和反转组进位信号CGB输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器根据所述组传播信号PG或所述反转组传播信号PGB把所述进位信号C作为所述组进位信号CG输出。
9.一种先行进位电路，由多个第一先行进位电路组、多个第二先行进位电路组和第三先行进位电路构成；第一先行进位电路组由多个第一先行进位电路构成；第二先行进位电路组由多个第二先行进位电路构成，各个第二先行进位电路连接到属于所述第一先行进位电路组的各个组的所述第一先行进位电路；第三先行进位电路被连接在所述第二先行进位电路组上；所述第一先行进位电路输入每隔m(m为1以上的整数)比特的传播信号、产生信号和消除信号中的至少一方，来生成由m比特构成的作为相应的组的第一组传播信号、第一组产生信号和第一组消除信号中的至少一方；所述第一先行进位电路由逻辑电路、优先编码器和选择电路构成，所述传播信号全都有一个逻辑值的情况下或在反转组传播信号全都有一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述第一组传播信号和/或具有所述一个逻辑值的反转值的所述第一反转组传播信号；在按照从最上位比特向下位顺序检索所述传播信号和/或所述反转组传播信号，并且对应于所述传播信号之中的最初出现所述一个逻辑值的反转值或所述反转组传播信号之中的最初出现所述一个逻辑值的信号的比特生成有效的m比特的选择信号，而且所述传播信号的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述反转组传播信号的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述产生信号和/或所述消除信号之中对应于所述选择信号的有效比特的产生信号和/或消除信号，并分别作为所述第一组产生信号和所述第一组消除信号输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器输出具有所述一个逻辑值的反转值的所述第一组产生信号和/或所述第一组消除信号。所述第二先行进位电路输入所述第一组传播信号、所述第一组产生信号和所述第一组消除信号中的至少一方，来生成对应的第一先行进位电路组的第二组传播信号、第二组产生信号和第二组消除信号中的至少一方；所述第二先行进位电路由逻辑电路、优先编码器和选择电路构成；在所述第一组传播信号全都有一个逻辑值的情况下或在所述第一反转组传播信号全都有一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述第二组传播信号和/或具有所述一个逻辑值的反转值的所述第二反转组传播信号；在按照从最上位比特向下位顺序检索所述第一组传播信号和/或所述第一反转组传播信号，并且对应于所述第一组传播信号之中的最初出现所述一个逻辑值的反转值或所述第一反转组传播信号之中的最初出现所述一个逻辑值的信号的比特生成有效的多比特的选择信号，而且所述第一组传播信号的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述第一反转组传播信号的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述第一组产生信号和/或所述第一组消除信号之中对应于所述选择信号的有效比特的第一组产生信号和/或第一组消除信号，并分别作为所述第二组产生信号和/或所述第二组消除信号输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器输出具有所述一个逻辑值的反转值的所述第二组产生信号和/或所述第二组消除信号；所述第三先行进位电路输入进位信号、所述第二组传播信号、所述第二组产生信号和所述第二组消除信号中的至少一方，来生成对应的第二先行进位电路组的第三组传播信号、组进位信号、第三组产生信号和第三组消除信号中的至少一方；所述第三先行进位电路由逻辑电路、优先编码器和选择电路构成，所述第二组传播信号全都有一个逻辑值的情况下或在所述第二反转组传播信号全都有一个逻辑值的反转值的情况下，逻辑电路输出具有所述一个逻辑值的所述第三组传播信号和/或具有所述一个逻辑值的反转值的所述第二反转组第二组传播信号；在按照从最上位比特向下位顺序检索所述第二组传播信号和/或所述第二反转组传播信号，并且对应于所述第二组传播信号之中的最初出现所述一个逻辑值的反转值或所述第二反转组传播信号之中的最初出现所述一个逻辑值的信号的比特生成有效的多比特的选择信号，而且所述第二组传播信号的任意比特内都不出现所述一个逻辑值的反转值的情况下，或者所述第二反转组传播信号的任意比特内都不出现所述一个逻辑值的情况下，优先编码器输出任意比特都不成为有效的选择信号；输入所述选择信号，并把有效比特输入到所述选择信号时，选择器选择所述第二组产生信号和所述第二组消除信号之中对应于所述选择信号的有效比特的第二组产生信号和第二组消除信号，并分别作为所述组进位信号和所述反转组进位信号输出去，在所述选择信号的任意比特都不成为有效的情况下，选择器利用所述第三组产生信号和所述第三组消除信号，把所述进位信号作为所述组进位信号输出去。
全文摘要
检查2进制数据串中最初出现的0或1的逻辑电路包括:由动态电路构成并接受最上位比特的“非”逻辑电路;分别由动态电路构成,与最上位比特以外的比特一一对应,输入对应于该比特位置的所述2进制数据串的比特和处于比该比特位置更上位的比特的或非电路;从所述“非”逻辑电路和或非电路邻接的电路接受两个逻辑信号的2输入或非电路。该逻辑电路和先行进位电路构成简单而且能够进行高速处理。
文档编号G06F7/50GK1267136SQ0010703
公开日2000年9月20日 申请日期2000年3月9日 优先权日1999年3月9日
发明者早川诚幸 申请人:株式会社东芝