专利名称：选择性禁用时钟分配的方法和设备的制作方法
背景技术：
本公开物涉及时钟分配网络系统。
时钟分配网络系统将由锁相环路(PLL)产生的精确时钟分配给芯片上不同的单元。PLL不能直接驱动时钟负载，因为它通常是重负载的。举例来说，芯片上典型的时钟负载约为300皮可法拉。
时钟分配网络系统包括将时钟分配到芯片上不同单元的一系列缓冲器、门电路和导线。该系统提供了时钟的最佳布线，选择该时钟以提供准确时间。系统也通过起动对活动单元的时钟传送和不起动对非活动单元的时钟传送来提供有效的电源管理。
PLL利用负反馈不断地调节会变化或漂移的振荡器的频率和相位。图1是传统PLL简化了的框图。PLL包括相位和频率检测器100、环路滤波器(低通)101、压控振荡器(VCO)102和反馈频率分频器103。
相位和频率检测器100将两信号作为其输入，并输出与两输入信号间频率差成正比的电压。
VCO102的工作相反。它将电压作为其控制输入，并输出具有基于输入电压值的频率的信号。因而，在PLL获取过程中，VCO102经常扫描宽范围的频率。举例来说，获取过程可耗时少于1微妙；在这一阶段，VCO输出频率扫描范围从PLL稳定状态的几百MHz频率到很高的几GHz频率。
发明内容
揭示了包含分配禁止电路的设备。电路响应于锁定检测信号的撤销选择性地禁止时钟信号的分配。
本揭示的不同方面将参考附图进行描述，其中图1是PLL的简化框图；图2是传统的时钟分配网络系统的框图；
图3是修改后的时钟分配网络系统的框图；图4是PLL时钟锁定期间禁止过程的流程图；图5是具有时钟分配网络系统的计算机系统的框图。
具体描述在可以少于1微妙的获取过程中，VCO输出信号继续驱动时钟分配网络系统。结果，系统以VCO的速率消耗了大量电流。因为网络负载过重，这便导致了高快速电流瞬态振幅和高电流微分(dI/dt)噪声。高电流微分噪声会在系统中引起电磁干扰(EMI)和RF干扰(RFI)。
图2是传统的时钟分配网络系统的框图200。系统200包括时钟分配网络202、起动发生器204、锁相环路(PLL)206和时钟缓冲器208、209。
时钟分配网络202包括起动分配电路212和时钟分配电路214。时钟分配电路214接收PLL时钟216并将时钟传递给时钟缓冲器208、209。电路214也包括了反馈时钟(FBCLK)219至PLL的分配。电路214产生采样起动信号210的早期型时钟218。该早期的时钟218与PLL时钟216同步并起动信号210在适当的时间到达时钟缓冲器208、209。
当时钟负载222和223所对应的触发起动信号220和221被加载时，每个时钟缓冲器208、209将PLL时钟信号216传送至时钟负载222和223。举例来说，依赖时钟缓冲器A的时钟负载222和门电路208当触发起动A信号220通过起动分配电路212加载时接收PLL时钟216。
时钟起动发生器204监测芯片或板内单元的激活状态。起动发生器204随后产生信号210以起动激活单元的时钟同时不起动非激活单元的时钟。起动发生器204的监测功能允许其通过不起动对非激活或无效单元的时钟传送来管理电源。
然而，起动发生器204不能够在快速PLL获取过程中提供不起动时钟传送的机制。在传统的系统200中，VCO输出信号继续在该获取过程中驱动时钟分配网络。系统以VCO的速率从电源分配网络消耗了相对大量的电流。这便导致了高瞬态电流振幅和将引起电磁干扰(EMI)和RF干扰(RFI)的和高电流微分(dI/dt)噪声。
一个实施例的时钟分配网络系统300，如图3所示，解决以上所描述的低效性。新设计还包括了在该PLL获取过程中不起动时钟分配的机制。新设计通过在时钟的高频偏移中关掉PLL时钟分配来实现有效的电源管理。它同样允许时钟分配网络系统300提供带较少EMI和RFI的准确时钟。
网络系统300还包括PLL时钟锁定期间禁止电路308。电路308从PLL接收PLL锁定指示信号302。该信号302可在传统的PLL中实现，但经常仅用作测试目的。PLL锁定指示信号302在PLL获取过程中保持逻辑低电平。在与门304、306输入端处的逻辑低电平禁止了起动信号210被分配到时钟缓冲器208和209。举例来说，与门304禁止触发起动A信号220被传送到时钟缓冲器A208。与门306禁止B信号221被传送到时钟缓冲器B209。
一旦PLL获取过程结束，PLL锁定指示信号302转变成逻辑高电平。与门304和306将起动信号210传递给时钟缓冲器208和209。因而，如果PLL不被锁定(也就是，锁指示信号不加电)，锁定指示信号302迫使时钟缓冲器208和209禁止时钟分配，即使起动信号210被加电。在另一可选择的实施例中，为达到高效的目的，与门能用与非门或反相器代替。
图4是根据本发明的实施例PLL时钟锁定期间禁止过程的流程图。PLL锁定指示信号302在400处被轮询以检测锁定是否已完成。如果锁定被检测到，时钟分配网络202中的进程在402完成PLL时钟起动分配。该进程随后在404检查电源信号以确定是否要成关闭时钟分配系统。如果不需要，则进程在400继续到下一循环。当未检测到锁定，则进程在406禁止PLL时钟分配。
图5是计算机系统500的流程图。在实施例中，计算机系统500包括PLL502和时钟分配网络系统300。
PLL502从总线系统506接收总线时钟704。PLL502中的相位检测器将总线时钟信号504同来自VCO的反馈频率进行比较。反馈频率锁定VCO向总线时钟504的多频的输出。VCO经常应用晶体振荡器508作参考，由于晶体振荡器的低相位噪声和高准确性，可保证良好的频率匹配。
时钟分配网络系统300从PLL502接收PLL时钟510和锁定指示信号512。网络系统300处理锁定指示信号512以确定是否停止或起动PLL时钟510。如果锁定指示信号512有效，则网络系统300将PLL时钟510分配到处理器514中的不同单元520。
处理器514随后可与计算机系统500的诸如存储器516和I/O设备518之类的其它组件接口。处理器514中的同步时钟和总线系统506起动处理器514、存储器516和I/O设备518中的数据，以最小的数据等待时间或数据丢失在总线系统506中被传送或共享。
其它的实施例和变化也可行。举例来说，时钟分配网络系统300能嵌入PLL芯片以优化和加固系统的设计。在可供选择的实施例中，网络系统300和PLL502能被设计进特定用途集成电路(ASIC)芯片中。此外，PLL与时钟分配网络系统一起能在除图5所描述的计算机系统的应用中使用。举例来说，它们可在数据通讯系统、局域网和数据存储应用中使用。
所有这些都要包含在以下的权利要求中。
权利要求
1.一种装置，其特征在于包含分配禁止电路，响应于锁定检测信号的被撤销选择性地禁止时钟信号的分配。
2.权利要求1的装置，其特征在于还包含产生所述时钟信号的所述锁定检测信号的锁相环路。
3.权利要求2的装置，其特征在于还包含多个接收所述时钟信号的缓冲器；起动所选缓冲器并传送所述时钟信号的起动电路。
4.权利要求2的装置，其特征在于，所述的锁定检测信号在锁相环路的快速的频率获取过程中被撤销。
5.权利要求1的系统，其特征在于还包含将所述时钟信号传递给所述缓冲器的时钟分配电路。
6.一种时钟分配网络系统，其特征在于包含产生时钟和锁定检测信号的定时源；多个时钟缓冲器；响应包括所述锁定检测信号的适当信号起动所述多个时钟缓冲器所选择的缓冲器，所述选择的缓冲器驱动与缓冲器组合的负载；响应所述锁定检测信号被撤销而禁止所述适当信号的禁止电路。
7.权利要求6的系统，其特征在于还包含产生将所述时钟传递给所选择负载的适当信号的起动发生器。
8.权利要求6的系统，其特征在于还包含将所述时钟传递给所述多个缓冲器的时钟分配电路，使得所述时钟的传递与包括所述锁定检测信号的所述适当信号同步。
9.权利要求6的系统，其特征在于，所述的锁定检测信号在定时源的快速的频率获取过程中被撤销。
10.权利要求9的系统，其特征在于，所述定时源是锁相环路时钟。
11.一种分配时钟信号的方法，其特征在于包含如果锁定检测信号指示时钟相位被锁定，则起动时钟分配缓冲器；以及如果锁定检测信号指示时钟相位没有被锁定，则禁止时钟分配缓冲器。
12.权利要求11的方法，其特征在于还包含产生完成所述时钟起动分配的起动信号。
13.一种计算机系统，其特征在于包含提供准确时钟信号和锁定检测信号的锁相环路；具有时钟分配网的处理器，所述网络操作分配所述的锁相环路的时钟信号，所述网络包括多个接收所述时钟信号的缓冲器，所述缓冲器具有依赖于处理器中不同单元的输出，响应于起动信号和所述锁定检测信号启动所选的缓冲器的起动电路，所述选择的缓冲器驱动所述的不同单元，响应所述锁定检测信号所禁止所述时钟信号分配的分配禁止电路；配置成存储数据的存储器；操作以从处理器和存储器发送和接收数据的输入/输出(I/O)设备；与所述处理器、存储器和I/O设备相结合的总线系统，配置所述总线系统以起动这些设备之间的数据传送，所述的数据与由所述时钟分配网分配的时钟信号同步。
14.权利要求13的系统，其特征在于还包含起动发生器，工作时产生所述起动信号，该信号将所述时钟信号传递给所选择的时钟负载。
15.权利要求13的系统，其特征在于还包含时钟分配电路，工作时将所述时钟信号传递给与所述起动信号同步的所述缓冲器。
16.权利要求13的系统，其特征在于，所述锁定检测信号在锁相环路的快速的频率获取过程中被撤销。
全文摘要
时钟分配网包括锁相环路(PLL)、时钟缓冲器、起动电路和分配禁止电路。配置PLL以产生时钟信号和锁定检测信号。时钟缓冲器适合从PLL接收时钟信号。缓冲器具有能同时钟负载相连的输出。起动电路起动选择的缓冲器以驱动时钟负载。响应于锁定检测信号分配禁止电路选择性地产生起动信号以禁止对时钟信号的分配。
文档编号G06F1/10GK1435009SQ00818933
公开日2003年8月6日 申请日期2000年12月5日 优先权日1999年12月15日
发明者E·诺尔, E·费耐赫 申请人:英特尔公司