专利名称：信号处理装置的制作方法
本申请是中国专利申请第94115621.4号的分案申请。
本发明涉及电视接收机等所用的信号处理装置。
近年来根据对电视图象的高图象质量的要求，一种称之谓EDTV(扩展清晰度电视)的广播制式正趋向实用化。作为HDTV(高清晰度电视)制式的一种的MUSE(多子一奈奎斯特取样编码)制式等新的高图象质量广播已被提出并已部分实用化。予计今后将实施EDTII(第二代EDTV)、数字式广播等。与其相伴随，电视接收机、磁带录相机(VTR)等图像信号处理装置就要求与包括现行的NTSC((美国)全国电视制式委员会标准)制式的多种广播制式相对应。而且要求与多个数字滤波器运算对应的硬件。
图25示出以往的电视接收机的结构实例。在同图中，401是电视接收机，它接收MUSE制式和EDTV制式两种广播制式的电视信号。403是用以实现MUSE处理的算法的专用硬件，404是用以实现EDT处理的算法的专用硬件。已用这两种专用硬件403、404进行过编码处理的图像信号中任一种信号用选择电路405进行选择，并在显示装置402上显示出图象。由于此电视接收机内藏分别第一种广播制式对应的多个专用硬件，还要对应着接收信号来换所用硬件，因而有成本高的缺点。为了一边与今后开始的广播制式对应，一边与处理算法的变更对应，就要重新开发专用硬件，因而存在开发周期长，开发成本高这样的问题。这些问题不限于电视接收机，是对每种制式进行处理切换的图象加工—识别—压缩处理、声音处理等所用的各种信号处理装置共同的问题。
C.Joanblanq等在IEEE Jourmal of Solid-State Circuits.Vol.25 No.3.1990年6月PP730-734，发表的“A-54MHzCMOS Programmble Videv Signal Processor for HDTVApplications”中披露了一种HDTV用的可编程的数字信号处理装置。它是将滤波器工作用的积和运算电路收纳在一个芯片上。如用此信号处理装置，例如为了实现三抽头的水平滤波器工作，当系数为a1、a2、a3，第i个输入数据(象素数据)为di时，用三个乘法器和三个加法器进行a1×di+a2×(di+1)+a3×(di+2)的运算。因而此信号处理装置有积和运算用的硬件量大这样的问题。尤其是乘法器因硬件量大，在一个芯片上要集成上多个乘法器，使芯片面积和晶体管数增大，更使耗电量增加。
本发明的目的是能在多个处理方式，多个处理算法中共用一个信号处理用的硬件。
本发明的另一目的是为了能用少的硬件实现数字滤波，削减积和运算用的硬件数量。
为了能分别灵活地变更用以实行规定的算术运算处理的K个(K为大于2的整数)运算装置的连接，本发明的第一信号处理装置采用将至少有K+1条输入数据线和K+1条输出数据线的切换装置连接到上述K个运算装置的结构。来自外部的输入数据供给该切换装置的K+1条输入数据线中的一条，上述K个运算装置的输出供给剩下的K条输入数据线。从K+1条输出数据线中的一条得到向外部的输出数据，其余K条输出数据线上的数据成为上述K个运算装置的输入。上述切换装置通过内部连接的替换完成K+1条输入数据线和K+1条输出数据线的能分离而且能交换的连接。进一步还设置了用以保持指上述K个运算装置的各个算术运算处理内容的运算控制信息，和指定上述切换装置中输入数据线和输出数据线的连接状态的连接控制信息的信息保持装置。
为了变换上述第一信号处理装置的处理，要更新信息保持装置中的运算控制信息和连接控制信息。由用以分别保持运算控制信息和连接控制信息的多个寄存器组构成上述信息保持装置，即使选择该多个寄存器组中的任何一个都能切换上述第一信号处理装置的处理。通过用两种方法中的任一种按照连接控制信息替换切换装置的内部连接，赋与了滤波功能等基本功能的运算装置能实现分别具有多种状态的连接。具体地说，是改变所用的运算装置的数、组合、连接顺序等。因此能用一个硬件实现适合于多种处理方式，多种处理算法的各种不同形态的信号处理装置。根据运算控制信息能变更各运算处理装置的处理内容。具体地说，是在某运算装置中改变积和运算所用的系数、运算装置的内部连接等。
本发明的第二信号处理装置是通过一边保持中间结果的数据一边反复使用一个乘法器和一个加法器来得到积和运算的最终结果。乘法器的输入通过移位寄存器的移位工作和选择器的选择工作来转换。例如为了进行a1×di+a2×d(i+1)+a3×d(i+2)的运算，用第一乘法器进行a1×di的运算，将所得到的第二项a2×d(i+1)用第二乘法器加算到该乘算结果，将所得到的第三项a2×d(i+3)再次用第二乘法器加算到该加算结果。或者将第一项a1×di加算到0，将第二项a2×d(i+1)加算给该加算结果，再将第三项a3×d(i+2)加算到该加算结果。在后者的场合能将乘法器削减到一个。
图1是表示配置了本发明第一实施例的信号处理装置的电视接收机的结构的方框图。
图2是表示图1中所示的图象处理装置的内部结构的方框图。
图3是表示图2中所示的脉冲切换器的内部结构的电路图。
图4是图2中的四个运算器的传输工作的说明图。
图5是相同运算器的其它形式的流水线工作的说明图。
图6是相同运算器又一些其它形式的流水线工作的说明图。
图7是表示本发明第二实施例的信号处理装置的构成的方框图。
图8是表示本发明第三实施例的信号处理装置的构成的方框图。
图9是表示本发明第四实施例的信号处理装置的构成的方框图也是进行EDTV处理时表示脉冲切换器内部连接的图。
图10是用相同的信号处理装置进行MUSE处理中的移动检测处理时与图9相同的图。
图11是用相同的信号处理装置进行MUSE处理中的静止图象/移动图象处理时与图9相同的图。
图12是将图9-11中一个运算器的垂直滤波器的内部结构与其控制电路一起表示的方框图。
图13是将图9-11中其它运算器的水平滤波器的内部结构与其控制电路一起表示的方框图。
图14是进一步将图9-11中其它运算器的加法内插电路的内部结构与其控制电路一起表示的方框图。
图15是进一步将图9-11中其它运算器的大小判断电路的内部结构与其控制电路一起表示的方框图。
图16是进一步将图9-11中其它运算器的合成电路的内部结构与其控制电路一起表示的方框图。
图17是表示图9中信号处理(EDTV处理)流程的图。
图18是表示图10和图11中信号处理(MUSE处理)流程的图。
图19是表示图13的水平滤波器第一变型例的结构的图。
图20是表示图19的水平滤波器工作的定时图。
图21是表示水平滤波器第二变型例的结构的方框图。
图22是表示水平滤波器第三变型例的结构的方框图。
图23是表示图22的水平滤波器工作的定时图。
图24是表示水平滤波器第四变型例的结构的方框图。
图25是表示以往的电视接收机的结构的方框图。
下面将参照附图对本发明实施例的信号处理装置进行说明。
〔实施例1〕图1是表示配置了本发明第一实施例的信号处理装置的电视接收机的结构的方框图。
在图1中，201是MUSE同步电路，202是NTSC同步电路。MUSE同步电路201由于是从所接收的MUSE信号检测出同步信号而且具备把MUSE信号进行模/数变换的功能，输出MUSE同步信号和已数字化的MUSE数据。NTSC同步电路202由于是从与MUSE信号的信号形式不同的NTSC信号检出同步信号而且具备把NTSC信号进行模/数变换的功能，输出NTSC同步信号和已数字化的NTSC数据。两同步电路201，202还具备用以改善图象质量的非线性处理的功能。具体地说，MUSE同步电路201设置有去加重滤波器、NTSC同步电路202设置有重影消除器。
203是切换装置，204是由场存储器构成的输入数据存储器。切换装置203选择MUSE同步电路201的输出数据或NTSC同步电路202的输出数据。所选择的数据由输入数据存储器204收存。输入数据存储器204有保持多个场的输入数据的结构。
205是具备本发明特征的图象处理装置、206是数据暂存装置、207是输出数据存储器，208是中央处理装置(CPU)，209是存储器控制装置，210是程序存储器。图象处理装置205由于是对从输入数据存储器204接收的图象数据进行所要求的信号处理，所以MUSE方式和NTSC方式共用。数据暂存装置206要设计得能保持用图象处理装置205处理的中间结果。由图象处理装置205进一步对该保持数据进行处理。由图象处理装置205处理的最终结果收存到输出数据存储器207中。CPU208用以控制本电视接收机中未图示出的各种电路的工作、切换装置203和图象处理装置205的工作。存储控制装置209进行输入数据存储器204和数据暂存装置206的读出控制，而且进行数据暂存装置206和输出数据存储器207存储控制。程序存储器210用以收存CPU应执行的指令。
211是声音处理部，212是扬声器。声音处理部211对从输入数据存储器204接收的声音数据进行所要的信号处理。处理结果输给扬声器212发出声音。
213是后处理电路，214是阴极射线管显示控制部，215是阴极线管(CRT)。收存在输出数据存储207中的数据用后处理电路213进行适当的处理后，用CRT显示控制部214进行数/模变换。切换结果输给CRT215，显示出图象。这时，后处理是路213和CRT显示控制部214根据来自MUSE同步电路201和NTSC同步电路202的各同步信号而工作。
图2是表示本发明第一实施例的信号处理装置的构成的方框图，示出了图1中图象处理装置205的内部结构。在图2中，图象处理装置205内的1，2，3和4是分别用以对所提供的数据进行滤波运算等算术运算的运算器。13a和13b是各具有5个寄存器的寄存器组。一个寄存器组13a包括用以分别保持指定运算器1-4的运算种类。用于运算的系数等处理内容的运算控制信息的四个运算控制寄存器5a、6a、7a和8a，以及用以保持后述的连接控制信息的一个连接控制寄存器12a。同样，另一组寄存器13b包括四个运算控制寄存器5b、6b、7b、8b和一个连接控制寄存器12b。
图象处理装置205内9是脉冲切换器，它有8条输入数据线和5和输出数据线，用它使该8条输入数据线和5条输出数据线完成能分离而且能交换的连接。该脉冲切换器9的5条输出数据线中的4条与运算器1-4的输入端连接，剩余的1条引出到图象处理装置205外面与上述数据暂存装置206和输出数据存储器207连接。10是行存储器，20是输入选择器(输入选择电路)。输入选择器20选择输入数据存储器204的保持数据或数据暂存装置206的保持数据。行存储器10由于是收存由输入选择器20选择的数据和从输入数据存储器204直接供给的数据，所以要有保持4列输入数据这样的结构。脉冲切换器9的8条输入数据线中的4条与行存储器10连接，剩下的4条与运算器1-4的输出端连接。上述连在图象处理电路205中14是切换电路，15是切换控制电路，17是寄存器更新电路。切换电路14配备有运算器1-4和脉冲转换器9用的5个选择电路23-27。其中运算器1用的选择电路23用以把一个寄存器组13a的运算控制寄存器5a的保持信息和另一组寄存器13b的位置控制寄存器56的保持信息中的一个输送给运算器1。运算器2-4用的选择电路24-26、脉冲切换器9用的选择电路27也有同样的功能。切换控制电路l5将切换信号16输出到选择电路23-27，从两个寄存器组13a、13b中选择所要求的寄存器组。寄存器更新电路17用以更新两个寄存器组13a、13b的保持信息。
图3是表示图2中脉冲切换器9的内部结构的电路图。图3的脉冲切换器9为了完成8条输入数据线和5条输出数据线的任意连接，而设置有配置成矩阵状的40个脉冲驱动电路31。多脉冲驱动电路31与8条输入数据线中的一条和5条输出数据线中的一条连接，它有这样的结构，即一旦从选择电路27加给逻辑“1”的输出控制信号32，则将与输入数据对应的数据输向自己的输出端，一旦加给逻辑“0”的输出控制信号32则使自己的输出端保持高阻抗。连接控制寄存器12a、12b保持应分别加给40个脉冲驱动电路31的输出控制信号32的逻辑值。选择电路27与切换信号16对应选择连接控制寄存器12a、12b中任一个，将输出控制信号32输送给40个脉冲驱动电路31。图3的脉冲切换器9也可能把一个输入数择连接控制寄存器12a、12b中任一个，将输出控制信号32输送给40个脉冲驱动电路31。图3的脉冲切换器9也可能把一个输入数据同时向多条输出数据线传送。
在图1的电视接收机中CPU208与广播制式对应地控制切换装置203的工作，而且把两寄存器组13a、13b信息更新用的指令、数据送到图象处理装置205的寄存器更新电路17。CPU208对图象处理装置205的切换控制电路15指示两寄存器组13a、13b的转换。
在进行MUSE信号处理时，切换装置203向MUSE侧切换。因此，MUSE同步电路201的输出数据通过输入数据存储器204传输给图象处理装置205。在图象处理装置205中实现MUSE处理的一系列算法用的运算控制信息和连接控制信息借助寄存器更新电路17的工作收纳入两寄存器组13a、13b中。所以一旦通过转换电路14和切换控制电路15的工作选择寄存器组13a后，运算控制信息分别供给运算器1-4，连接控制信息分别供给脉冲切换器9。因此，运算器1-4为能实现MUSE处理的前半算法通过脉冲切换器9相互连接。四个运算器1-4中的任一个都能通过输入选择器20、行存储器10和脉冲切换器9接收来自输入数据存储器204的读出数据。将这些运算器1-4处理的结果通过脉冲切换器9供给数据暂存装置206，并保持在该处。随后借助切换电路14和切换控制电路15的工作，一旦选择另一组寄存器13b，就分别向运算器1-4供给新的运算控制信息，向脉冲切换器9供给新的连接控制信息。因此，四个运算器1-4通过脉冲切换器9的连接，为能实现MUSE处理的后半算法而变更。运算器1-4接收来自输入数据存储器204和数据暂存器206的读出数据。这些运算器1-4的处理结果通过脉冲切换器9供给输出数据存储器207并收存于此。
要进行NTSC信号的处理时，切换装置203转换到NTSC侧。因此，NTSC同步电路202的输出数据通过输入数据存储器204供给图象处理装置205。在图象处理装置205中，实现NTSC处理的一系列算法用的运算控制信息和连接控制信息通过寄存器更新电路17的工作收存到寄存器组13a中。所以一旦通过切换电路14和切换控制电路15的工作选择该寄存器组13a后，就分别向运算器1-4供给运算控制信息，向脉冲切换器9供给连接控制信息。因此，运算器1-4为能实现所要求的NTSC处理，通过脉冲转换器9相互连接。
如上所述，如按图1的电视接收机，在进行MUSE处理和NTSC处理时能共用图象处理装置205中的四个运算器1-4，例如在实行MUSE处理中不同的算法时能共用该四个运算器1-4。因而，与以往的为每种广播制式设置专用硬件相比，能显著地削减电视接收机的电路规模。相对于收存在输入数据存储器204中的相同数据也能使寄存器组13a、13b，进行不同转换处理。而且在用奇数行和偶数行的取值位置不同使滤波系数等不同，而要切换每个运算器1-4的控制时也能用寄存器组13a、13b的切换来处理。
上述四个运算器1-4能象图4-6所示那样流水线工作。图4例示出通过脉冲切换器9以运算器1、运算器4、运算器3、运算器2的顺序串联连接。输入数据顺次由运算器1输入，输出数据顺从运算器2输出。例如，在运算器4对与第一输入数据有关的运算器1的输出数据进行处理期间，运算器1进行第二输出数据的处理。采用这样的流水线工作能实现高速的图象处理。特别是像图5所示那样，将运算器1-4各自的处理分为多个阶段后，与图4的情况相比能提高处理效率。图6例示出由运算器1和运算器2并联处理输入数据，为由运算器3和运算器4顺次处理其各自的输出，用脉冲切换器9实现四个运算器1-4的连接。例如在运算器3对与第一输入数据有关的运算器1和运算器2各自的输出数据进行处理期间，运算器1和运算器2对第二输入数据并列地进行处理。
如上所述，用图3的脉冲切换器9能使四个运算器1-4实现任意的流水线连接。但是，能与处理内容相对应，省略40个脉冲驱动电路31中若干个。作为各运算器1-4的内部结构也可以采用多个子运算器串联连接，串并联连接等。
为了MUSE处理和NTSC处理的高速切换，在从两个寄存器组13a、13b中选择一个寄存器组期间，可以用寄存器更新电路17更新另一寄存器组的保持信息。如果设置三个寄存器组，仅从寄存器的切换来说，能完成MUSE处理和NTSC处理的高速切换。
也可以采用用以保持各运算器1-4的运算控制信息和脉冲切换器9的连接控制信息的二组ROM(只读存储器)来代替图2中的二个寄存器组13a、13b。这时，ROM的保持信息固定，不需要寄存器更新电路17。图象处理装置205的处理切换通过切换电路14和切换控制电路15的工作，选择ROM来完成。
〔实施例2〕图7是表示本发明的第二实施例的信号处理装置结构的方框图。图7中的图象处理装置205有第一和第二脉冲切换器9，21。第一脉冲切换器9有8条输入数据线和4条输出数据线，并完成此8条输入数据线和4条输出数据线的能分离而且能交换的连接。第一脉冲转换器9的4条输出数据线与运算器1-4的输入端连接。第二脉冲转换器21有4条输入数据线和5条输出数据线，并完成此4条输入数据线和5条输出数据线的能分离而且能交换的连接。第二脉冲切换器21的4条输入数据线与运算器1-4的输出端连接。第二脉冲切换器21的5条输出数据线中的4条与第一脉冲切换器9的8条输入数据线中的4条连接，剩下的一条引出到图象处理装置205外边与数据暂存装置206和输出数据存储器207(参看图1)连接。第一脉冲切换器9的8条输入数据线中剩下的4条与行存储器10连接。
在图象处理装置205内，一个寄存器组13a有四个运算控制寄存器5a-8a、二个连接控制寄存器12a、22a。同样另一寄存器组13b也有四个运算控制寄存器5b-8b、两个连接控制寄存器12b、22b。四个连接控制寄存器中的二个(12a、12b)分别保持第一脉冲切换器9用的接触控制信息，剩下的二个(22a、22b)分别保持第二脉冲切换器21用的接触控制信息。
特别是在图象处理装置205内，切换电路14配备有运算器1-4和两个脉冲切换器9、21用的6个选择电路23-28。其中第二脉冲切换器21用的选择电路28把属于一寄存器组13a的连接控制寄存器22a的保持信息和属于另一寄存器组13b的连接控制寄存器22b的保持信息中的任一个供给第二脉冲切换器21。运算器1-4用的选择电路23-26、第二脉冲切换器9用的选择电路27也有同样的功能。切换控制电路15将转换信号16输出给选择电路23-28，并从二个寄存器组13a、13b中选择所要求的寄存器组。寄存器更新电路17更新两寄存器组13a、13b的保持信息。
按照本实施例，因为图象处理装置205采用了有二个脉冲切换器9、21的结构，既可简化两个脉冲切换器9、21各自的内部结构，也能实现运算器1-4的灵活的连接。第一脉冲切换器9也可以不完成8条输入数据线和4条输出数据线的任意连接。第二脉冲切换器21也同样。
〔实施例3〕图8是表示本发明第三实施例的信号处理装置的结构的方框图。图8的图象处理装置205没有寄存器组切换功能，只设置了一个寄存器组13。脉冲切换器9有5条输入数据线和5条输出数据线，并完成此5条输入数据线和5条输出数据线的能分离而且能交换的连接。该脉冲切换器9的5条输出数据线中的4条与运算器1-4的输入端连接，剩下的一条引出到图象处理装置205之外。脉冲切换器9的5条输入数据线中的4条与运算器1-4的输出端连接，剩下的一条引出到图象处理装置205之外。寄存器组13包括用以保持运算器1一4的运算控制信息的四个运算控制寄存器5-8、用以保持脉冲切换器9的连接控制信息的一个连接控制寄存器12。寄存器更新电路17更新寄存器组13的保持信息。
按照本实施例，通过寄存器更新电路17更新寄存器组13的保持信息，使图象处理装置205的处理切换。与寄存器组的切换情况相比，处理的切换所需要的时间变长了一些，取得了能缩减图象处理装置205的电路规模的效果。
〔实施例4〕图9-图11表示本发明第四实施例的信号处理装置的结构的方框图，示出共用于EDTV制式和MUSE制式的图象处理的情况。图9示出用以实现EDTV处理的一系列算法的脉冲切换器的内部连接，图10示出用以实现MUSE处理中的移动检测处理的算法的脉冲切换器的内部连接，图11示出用以实现MUSE处理中的其他算法的脉冲切换器的内部连接。
本实施例的信号处理装置设置有一个脉冲切换器100、11个运算器101-111，1个数据暂存装置141，一条输入数据母线151、第一和第二输出数据母线152、153。101是有三条输入信号线和一条输出信号线的垂直滤波器。102、103和104是各有一条输入信号线和一条输出信号线的水平滤波器。105、106和107是各有二条输入信号线和一条输出信号线的加法内插电路。108、109和110是各有三条输入信号线和一条输出信号线的大小判断电路。111是有四条输入信号线和一条输出信号线的合成电路。脉冲切换器100有20条输入数据线和27条输出数据线，并完成该20条输入数据线和27条输出数据线的能分离而且能交换的连接。脉冲切换器100的27条输出数据线中的25条与11个运算器101-111的输入信号线连接，剩下的2条作为第一和第二输出数据母线152、153与数据暂存装置141的输入端连接。第一输出数据母线152引出到信号处理装置之外。脉冲切换器100将20条输入数据线中的11条与11个运算器101-111的输出信号线连接，另外两条与数据暂存装置141的输出端连接。
本实施例的信号处理装置进一步配备有第1-第4场存储器121-124、第一和第二行存储器131、132。象素的每个输入数据顺序供给输入数据线母线151。对于输入数据母线151上的现有象素数据，第一场存储器121输出一场前的象素数据，第二场存储器122输出一帧前的象素数据，第三场存储器123输出三场前的象素数据，第四场存储器124输出二帧前的象素数据。对于输入数据母线151上的现有的象素数据，第一行存储器131输出一行前的象素数据，第二行存储器132输出二行前的象素数据。这些场存储器121-124与行存储器131、132的输出和输入数据母线151上的现有象素数据供给脉冲切换器100的剩余7条输入数据线。
本实施例的图象处理装置与图2的情况一样还设置有二个寄存器组13a、13b、切换电路14、切换控制电路15和寄存器更新电路17，在图9-图11中它们均未给出。
图12示出图9-11中的垂直滤波器101的内部结构。图12的垂直滤波器101有三个乘法器40和一个加法器41，是在三个系数为A1-A3，三个输入数据为D1-D3时进行A1×D1+A2×D2+A3×D3的运算。这是三抽头垂直滤波运算。属于一个寄存器组13a的一个运算控制寄存器和属于另一寄存器组13b的一个运算控制寄存器将不同的系数组A1-A3分别作为运算控制信息保持。切换电路14中的一个切换电路与切换信号16相应选择两寄存器组13a、13b中任何一组，将特定的系数A1-A3供给三个乘法器40。
图13示出图9-11中三个水平滤波器102-104中的一个的内部结构。图13的水平滤波器102有7个乘法器50、6个加法器51和6个锁存器，是在7个系数为a1-a7，第i个输入数据为di时进行a1×di+a2×d(i+1)+a3×d(i+2)+a4×d(i+3)+a5×d(i+4)+a6×d(i+5)+a7×d(i+6)的运算。这是7抽头的水平滤波运算。系数a1-a7的切换方法与图12的情况相同。
图14示出图9-11中三个加算/内插电路105-107中一个的内部结构。图14的加法/内插电路105有加法/减法器55和输出选择电路56，在二个输入数据为X，Y时输出X+Y，X-Y，X或Y。属于一寄存器组13的一个运算控制寄存器和属于另一寄存器组13b的一个运算控制寄存器分别保持指定运算种类的运算控制信息。此运算控制信息是用来指定加法/减法器55应输出X+Y和X-Y中的哪一个，选择电路56应选择出二个输入数据X，Y和加法/减法器55的输出中的哪一个。选择电路14中的一个选择电路按照切换信号16选择两寄存器组13a、13b中的任一个，将相应的运算控制信息供给加法/减法器55和输出选择电路56。
图15示出图9-11中三个大小判断电路108-110中的一个的内部结构。图15的大小判断电路108有第一～第四最大/最小电路61-64、用以同步的9个锁存器65、二个输入选择电路66，其结构能在三个输入数据为X，Y，Z时抽样出其中的最大值、最小值或中间值。最大/最小电路61-64、对应分别加给的指定，输出两输入中值大的一方、值小一方的任何一方，或者不管值的大小，输出两输入中任何一方。二个输入选择电路66要既能同时取回第一～第三输入数据线67、68、69并列加给的三个象素数据，也能顺次取回第一输入信号线67加给的连续的三个象素数据。这四个最大/最小电路61-64和二个输入选择电路66的工作转换方法与图14的情况相同。
第一～第四最大/最小电路61-64都被指定输出两个输入中值大的一方时，抽样出三个输入数据X，Y，Z中的最大值数据。四个最大/最小电路都被指定输出两个输入中值小的一方时，抽样出三个输入数据X、Y、Z中的最小值数值。在设定这些最大值取样或最小值取样时，也可能指定只比较三条输入信号线67-69中第一和第二输入信号线67、68上的数据X，Y。在第一和第二三最大/最小电路61，63被指定分别输出两个输入中值大的一方，第二和第四最大/最小电路62，64被指定分别输出两个输入中值小的一方时，抽样出三个输入数据X，Y，Z中的中间值数据。图15的具体实例示出在Z＞Y＞X时抽样出中间值数据Y。如采用这样设定的中间值取样，能从连续加给第一输入信号线67的象素数据中除去孤立点。
图16示出图9-11中的合成电路111的内部结构。图16中的合成电路111有合成控制电路70、二个乘法器71和一个加法器72，在所加给的二个象素数据为X，Y时，进行KX+(1-K)Y的运算。合成控制电路70按照所加给的二个控制数据C1，C2和由切换电路14中的一个选择电路供给的运算控制信息来决定两个系数K，K+1。
图17是表示图9中的信号处理(EDTV处理)的流程图，由图9的连接实现的EDTV处理包括移动检测处理、帧间YC分离处理、场内YC分离处理、合成处理。其中帧间YC分离处理是静止图象用的处理，场内YC分离处理是移动图象用的处理。将这两个YC分离处理的结果按照图象的移动量合成。图象的移动量作为移动检测处理中1帧差分被检测出。考虑到在图象边缘附近即使图象的稍微移动差分值都容易变大，所以在合成处理中加到1帧差分来评价边缘量。此边缘量在移动检测处理中与1帧差分同时检测出。移动检测处理、帧间YC分离处理、场内YC分离处理同时进行。
如图17所示，移动检测处理用一个水平滤波器104、二个加法/内插电路106、107。三个大小判断电路108、109、110、二个场存储器121、122、二个行存储器131来实现。1帧差分是用加法/内插电路106求出输入数据母线151上的现有象素数据与由第二场存储器122输出的1帧前的象素数据之差，再由其结果用大小判断电路108除去孤立点而得到的。一方面将同一场内水平方向的差分和垂直方向的差分中大的一方作为边缘量。同一场内水平方向的差分即同一行上相邻象素的差分用水平滤波器从输入数据母线151上的象素数据中检测出。这时，使用水平滤波器104中的二个乘法器，各乘法器的系数设定为1和-1。同一场内的垂直方向的差分即相邻二行的象素的差分通过用加法/内插电路107求出输入数据母线151上的现有象素数据与从第一行存储器131输出的1行前的象素数据之差而检测出。边缘量是通过用大小判断电路109选择被水平滤波器104和加法/内插电路107检出的上述二个差分中大的一方，再用大小判断电路110从该选择结果中除去孤立点而得到的。所得到的1帧差分和边缘量作为控制数据C1、C2供给合成电路111。
帧间YC分离处理用一个水平滤波器103，一个加法/内插电路105、二个场存储器121、122来实现。首先，用加法/内插电路105求出输入数据母线151上的现有象素数据与从第二场存储器122输出的1帧前的象素数据之和。此和用水平滤波器103除去高频成分后，作为帧间YC分离处理的结果供给合成电路111。
场内YC分离处理用垂直滤波器101、一个水平滤波器102、二个行存储器131、132来实现。对输入数据母线151上的现有象素数据、从第一行存储器131输出的1行前的象素数据，从第二行存储器132输出的二行前的象素数据用垂直滤波器101进行处理，将其结果再用水平滤波器102进行处理。水平滤波器102的输出作为场内YC分离处理的结果供给合成电路111。
合成处理由合成电路111来实现。合成电路111按照通过移动检测处理得到的1帧差分和边缘量，将作为帧间YC分离结果的水平滤波器103的输出和作为场内YC分离结果的水平滤波器102的输出进行合成，将合成的结果输到第一输出数据母线152上。
图18是表示图10和图11中的信号处理(MUSE处理)的流程图。用图10和图11的连接实现的MUSE处理包括移动检测处理、帧间内插处理、场间内插处理、场内内插处理和合成处理。其中帧间内插处理和场间内插处理是静止图象处理，场内内插处理是移动图象处理。这此静止图象处理和移动图象处理的结果按照图象的移动量来合成。图象的移动量在移动检测处理中作为2帧差分检测出。与上述同样理由，在合成处理中加到2帧差分来评价边缘量。此些缘量在移动检测处理中与2帧差分一起检测出。移动检测处理按图10的连接实现，其它的处理按图11的连接来实现。这时，通过前半移动检测处理得到的2帧差分和边缘量，为了后半处理中的合成处理而收存在数据暂存装置141中，图10的连接和图11的连接的切换，每当1场的输入图象数据处理时进行。后半处理中的帧间内插处理和场内内插处理相互同时进行。
如图18所示，移动检测处理用三个水平滤波器102、103、104、二个加法/内插电路106、107、三个大小判断电路108、109、110、四个场存储器121-124、一个行存储器131来实现。2帧差分通过用加法/内插电路106求出输入数据母线151上的现有图象数据与从第四场存储器124输出的2帧前的象素数据之差，再用大小判断电路108从该结果中除去孤立点后，用水平滤波器103进行频率变换处理而得到。另一方面在通过第一行存储器131、水平滤波器102、加法/内插电路107和大小判断电路109，将同一场内水平方向的差分和垂直方向的差分中大的一方作为边缘量这一点上，与上述EDTV处理的场合相同。边缘量通过用大小判断电路110从大小判断电路109中除去孤立点后，再用水平滤波器104进行频率变换而得到。所得到的2帧差分和边缘量通过第一和第二输出数据母线152、153收存到数据暂存装置141中。
后半处理中的静止图象处理用二个水平滤波器103、104、三个加法/内插电路105、106、107、三个场存储器121、122、123来实现。加法/内插电路105通过交替地选择输入数据母线151上的现有象素数据和从第二场存储器122输出的1帧前的象素数据，实行帧间内插。加法/内插电路106通过交替地选择从第一场存储器121输出的1场前的象素数据和从第三场存储器123输出的2场前象素数据，实行帧间内插。这两个加法/内插电路105、106各自的输出分别用二个水平滤波器103、104进行频率变换处理后，从给加法/内插电路107。加法/内插电路107通过交替地选择由水平滤波器103、104得到的二个频率变换结果，实行场间内插。加法/内插电路107的输出作为静止图象处理结果供给合成电路111。
移动图象处理用垂直滤波器101、一个水平滤波器102、二个行存储器131、132来实现。用垂直滤波器101和水平滤波器102顺次处理输入数据母线151上的现有象素数据、从第一行存储器131输出的1行前的象素数据、和从第二行存储器132输出的2行前的象素数据。水平滤波器102兼做二元滤波器中的水平滤波器处理和频率变换处理。水平滤波器102的输出作为移动图象处理结果供给合成电路111。
合成处理用合成电路111实现。合成电路111按照从数据暂存装置141读出的2帧差分和边缘量来合成作为静止图象处理结果的加法/内插电路107的输出和作为移动图象处理结果的水平滤波器102的输出，将此合成结果供给第一输出数据母线125。
如上所述，按照本实施例，EDTV处理和MUSE处理能共用一个硬件。因为设置了用以保持处理的中间结果的数据暂存装置141，能将MUSE处理的一系列算法分割为二部分，用相同的硬件执行各部分。因而信号处理用的硬件量与以往相比显著削减。但是，如增设三个水平滤波器和二个加法/内插电路，可不设置数据暂存装置141，与EDTV处理时相同，MUSE处理中的移动检测处理和静止图象/移动图象处理能同时进行。
在本实施例中如图12-图16所示，因为在多运算器101-111中采用固件结构，与使用通用处理机相比，能高速化。
在本实施例中因为使用多个场存储器121-124和多个行存储器131、132作为保持输入数据的存储器，能自由地使用相隔一定时间的场间，行间的许多数据。但是，也可以只配备一种存储器。也可以使用RAM(随机存取存储器)自由地读出必要的象素数据进行处理。在不需要为声音处理等对相隔一定时间数据组进行处理时，也可以不配备输入数据的存储器。
运算器的数量、种类是任意的。如需要5抽头的垂直滤波器，行存储器成为五段结构，垂直滤波器用的运算器也要有五个输入。为了能使用经数字图象压缩的数据，最好采用离散余弦变换(DCT)用的运算器。
也可在每当1行的输图象数据处理时进行MUSE处理中的力10的连接和图11的连接的切换。这时，如将移动检测处理所用的象素数据保持在行存储器131、132，能用该保持数据实行静止图象/移动图象处理。对静止图象/移动图象处理来说，不必再次访问第1-第3场存储器121-123，只要访问高速的行存储器131，132就可以，所以是比较好的。
上述与EDTV制式有关的YC分离的程序也能适用于NTSC制式EDTVII制式等有YC分离的其它广播制式。按照本发明，能够实现可与除这些广播制式外从包括PAL(逐行倒相)制式，作为数字制式的一种的ATV(Advanced TV近代电视)制式、上述MUSE制式等各种广播制式中选择的至少二种的任意广播制式对应的电视接收机。
图3所示的8抽头水平滤波器设置有7个乘法器。如用三个乘法器能构成3抽头水平滤波器。下面对作为图13的水平滤波器的变形例的由一个或二个乘法器构成的3抽头水平滤波器进行说明。
〔变型例1〕图19是表示作为第一变型例的3抽头水平滤波器的结构的方框图。在图19中，303是第一乘法器，307是第二乘法器，302是加法器，310是输出锁存器。304是由一个锁存器构成的第一系数保持电路。308是由二个锁存器构成的第二系数保持电路，这两个锁存器为构成一个移位寄存器而相互连接。305是由三个锁存器A、B、C和一个选择器321构成的数据保持电路，锁存器A锁存器B为构成一个移位寄存器而相互连接。用以进行同步的时钟脉冲信号(图中未示出)输入到各构成单元。
每个象素的输入同时供给第一和第二乘法器303、307。此输入数据以每二个时钟周期一次的比例更新。第一乘法器303进行输入数据和第一系数保持电路304的输出的乘法运算，第二乘法器307进行输入数据和第二系数保持电路308的输出的乘法运算。第一乘法器303的输出和锁存器C的输出用选择器321交替地选择，并收存到锁存器B。加法器302进行锁存器A的输出和第二乘法器307的输出的加法运算。加法器302的输出在收存到锁存器C的同时，通过输出锁存器310以每两个时钟周期一次的比例向外部输出。锁存器C使加法器302的输出只是延迟1个时钟周期就加给选择器321。
按照上述的结构能执行3抽头水平滤波器的工作。也就是说，图19的水平滤波器在三个系数为a1，a2，a3，第i个输入数据为di时进行a1×di+a2×d(i+1)+a3×d(i+2)的运算。第一系数保持电路304保持系数a1，第二系数保持电路308保持系数a2、23。
图20是表示图19的水平滤波器的工作的程序图。而且用图20说明其工作。
在周期t1，输入数据d1分别给第一和第二乘法器303、308。在此时刻保持在各锁存器中的系数和数据示于图19中。也就是说，数据X1保持在数据保持电路305中的锁存器A，数据X2保持在锁存器B。第一系数保持电路304输出系数a1，第二系数保持电路308输出系数a2。因而，一乘法器303输出a1×d1，第二乘法器307输出a2×d1。加法器302将第二乘法器307的输出和锁存器A的保持数据进行加法运算，并输出X1+a2×d1。
在周期t2，在数据保持电路305中，锁存器B的保持数据X2移位到锁存器A，用选择器321选择的第一乘法器303的输出a1×d1收存在锁存器B。加法器302的输出x1+a2×d1收存在锁存器C。第二系数保持电路308的输出借助移位的工作从a2变更为a3。因而第二乘法器307输出a3×d1，加法器302输出X2+a3×d1。
在周期t3，下面的输入数据d2分别加给第一和第二乘法器303、307。另一方面，在数据保持电路305中，锁存器B的保持数据a1×d1移位到锁存器A。由选择器321选择的锁存器C的保持数据X1+a2×d1收存到锁存器13，加法器302的输出x2+a3×d1收存到锁存器C。第二系数保持电路308的输出通过移位工作从a3变更到a2。因而，第一乘法器303输出a1×d1，第二乘法器307输出a2×d2，加法器302输出a1×d1+a2×d2。
在周期t4，在数据保持电路305中，锁存器B的保持数据x1+a2×d1移位到锁存器A，由选择器321选择的第一乘法器303的输出a1×d2收存在锁存器B，加法器302的输出a1×d1+a2×d2收存到锁存器C。第二系数保持电路308的输出通过移位工作从a2变更到a3。因而，第二乘法器307输出a3×d2，加法器302输出x1+a2×d1+a3×d2。
在周期t5，t6的工作分别与周期t3、t4相同。也就是说，在周期t4中锁存器C的保持数据a1×d1+a2×d2经由锁存器B(周期t5)，在周期t6到达锁存器A。此数据a1×d1+a2×d2与将系数a3乘以下面的输入数据d3的值a3×d3相加的结果，即a1×d1+a2×d2+a3×d3，在周期t6由加法器302输出。
在周期t6中加法器302的输出a1×d1+a2×d2+a3×d3是与3个连续输入数据d1，d2，d3有关的滤波处理结果，在周期t7由输出锁存器310输出。周期t6中收存在锁存器C中的a1×d2+a2×d3是3个连续输入数据d2、d3、d4有关的滤波处理的中间结果。周期t6中收存在锁存器B中的a1×d3进一步是与下面的三个连续输入数据d3、d4、d5有关的中间结果。周期t7以下以2时钟周期一次的比例从输出锁存器310顺次输出滤波处理结果。
如上所述，按照图19的水平滤波器，系数a1乘以周期t(2×i-1)的输入数据di的结果经锁存器B在周期t(2×i+1)收存主锁存器A后，就使系数a2乘以下面的输入数据d(i+1)的值与锁存器A的保持数据a1×d1进行加法运算。其加法运算结果经锁存器C、锁存器B，在周期t(2×i+4)收存至锁存器A以后，进一步使系数a3乘以下面的输入数据d(i+2)的值与锁存器A的保持数据a1×di+a2×d(i+1)进行加法运算，在周期t(2×i+5)输出a1×di+a2×d(i+1)+a3×d(i+2)。似这样，能用将乘法器数削减到2个的结构实现3抽头的水平滤波器的工作。
本变型例能很容易地变更为设置有二个乘法器的其它抽头数的滤波器。也可以使第一系数保持电路304成为与第二系数保持电路308相同的移位寄存器结构。第一和第二将数保持电路304，308的每一个也都能用可双向移位的移位寄存器来构成。
〔变型例2〕图21是表示第二变型例的水平滤波器的结构的方框图。在图21中，303是第一乘法器，307是第二乘法器，302是加法器，310是输出锁存器。304是由多个锁存器331和一个选择器332构成的第一系数保持电路。308是由多个锁存器341和一个选择器342构成的第二系数保持电路。305是由多个锁存器351和第一—第三选择器352-354构成的数据保持电路。
象素的每个输入数据同时输入第一和第二乘法器303。307。第一系数保持电路304输出用选择器332从分别保持在许多锁存器331中的系数中选择出的一个系数。第二系数保持电路308输出用选择器342从分别保持在多个锁存器341中的系数中选择出的一个系数。第一乘法器303实行输入数据和第一系数保持电路304的输出的乘法运算。第二乘法器307实行输入数据和第二系数保持电路308的输出的乘法运算。在数据保持电路305中，用第一选择器352选择第一乘法器303的输出和加法器302的输出中的任何一个，并将其收存到从多个锁存器351中用第二选择器353选择出的锁存器中。用第三选择器354来决定是否输出数据保持电路305中的多个锁存器351的任一个锁存器的保持数据。加法器302实行数据保持电路305的输出和第二乘法器307的输出的加法运算。加法器302的输出在反馈回数据保持电路305的同时，通过输出锁存器向外部输出。
在实现与图19的情况相同的3抽头水平滤波器的工作时，例如第一系数保持电路304保持系数a1，第二系数保持电路308保持系数a2、a3。转换第二系数保持电路308中的选择器342代替系数移位工作。转换数据保持电路305中的第2和第3选择器353，354代替数据移位工作。
按照本变型例，与图19的情况一样，能用削减为二个乘法器的结构实现了抽头水平滤波器的工作。而且如充分利用第一和第二系数保持电路304，308各自中的多个锁存器331，341，也能容易地实现其它抽头数的滤波器的工作。不必将相同系数保持在不同的锁存器，能避免系数的重复保持。例如，在(1，2，3，4，3，2，1)这样的对称型系的场合，只要配置仅(1，2，3，4)系数的锁存器即可。
〔变型例3〕
图22是表示第2变型例的3抽头水平滤波器的结构的方框图。与第一变型例需要2个乘法器相比，本变型例将乘法器数削减为1个。在图22中，307是乘法器，302是加法器，310是输出锁存器。308是由3个锁存器构成的系数保持电路，这3个锁存器为构成1个移位寄存器而相互连接。305是由3个锁存器A，B，C构成的数据保持电路，这3个锁存器A，B，C相互连接以构成一个移位寄存器。311是用以控制数据保持电路305中锁存器A的复位和锁存器A，B，C的移位工作的写入控制电路。用以时行同步的时钟信号(图中未示出)输入到各构成单元。
象素的每个输入数据供给乘法器307。此输入数据以每3个时钟周期一次的比例进行更新。乘法器307实行输入数据和系数保持电路308的输出的乘法运算。写入控制电路311在每次输入数据更新时都将“0”写入数据保持电路305中的锁存器A。也就是说，锁存器A的保持数据每次输入数据更新时都复位到“0”。加法器302实行锁存器A的输出和乘法器307的输出的加法运算。加法器302的输出在收存到锁存器C的同时，通过输出锁存器310以每3个时钟周期一次的比例向外部输出。
用上述结构能与第一变型例一样实现了抽头水平滤波器的工作。也就是说，图22的水平滤波器也是在3个系数a1，a2，a3，第i个输入数据为di时进行a1×di+a2×d(i+1)+a3×d(i+2)的运算。系数保持电路308保持系数a1，a2，a3。
图23是表示22的水平滤波器工作的定时图。而且在图23中说明其工作。
在周期t1，输入数据d1加给乘法器307。在此时刻保持在多锁存器中的系数和数据示于图22中。也就是说，数据保持电路305中的锁存器A的保持数据借助写入控制电路311复位到“0”。数据X1保持在锁存器B，数据X2保持在锁存器C。系数保持电路308输出系数a1。因而乘法器307输出a1×d1。加法器302进行乘法器307的输出和锁存器A的保持数据的加法运算并输出a1×d1。
在周期t2，在数据保持电路305中，锁存器B的保持数据X1移位到锁存器A，锁存器C的保持数据X2移位到锁存器B，加法器302的输出a1×d1收存到锁存器C。系数保持电路308的输出通过移位工作从a1变更为a2。因而，乘法器307输出a2×d1，加法器302输出x1+a2×d1。
在周期t3，锁存器B的保持数据X2移位到锁存器A，锁存器C的保持数据a1×d1移位到锁存器B，加法器302的输出x1+a2×d1收存到锁存器C。系数保持电路308的输出通过移位工作从a2变更为a3。因而，乘法器307输出a3×d1，加法器302输出x2+a3×d1。
在周期t4，下面的输入数据d2加给乘法器307，锁存器A的保持数据再次复位到“0”。这时不执行数据保持电路305的移位工作，锁存器B保持a1×d1，锁存器C保持x1+a2×d1。另一方面，系数保持电路308的输出通过移位工作从a3变更为a1。因而，乘法器307输出a1×d2。加法器302进行乘法器307的输出和锁存器A的保持数据即”0”的加法运算，并输出a1×d2。
在周期t5，在数据保持电路305中，锁存器B的保持数据a1×d1移位到锁存器A，锁存器C的保持数据x1+a2×d1移位到锁存器B，加法器302的输出a1×d2收存到锁存器C。系数保持电路308的输出通过移位工作从a1变理为a。因而，乘法器307输出a2×d2，加法器302输出a1×d1+a2×d2。
在周期t6，锁存器B的保持数据x1+a2×d1移位到锁存器A，锁存器C的保持数据a1×d2移位到锁存器B，加法器302的输出a1×d1+a2×d2收存到锁存器C。系数保持电路308的输出通过移位工作从a2变更为a3。因而，乘法器307输出a3×d2，加法器302输出x1+a2×d1+a3×d2。
周期t7，t8，t9中的工作分别与周期t4，t5、t6相同。也就是说，周期t6中的锁存器C的保持数据a1×d1+a2×d2经锁存器B(周期t8)在周期t9到达锁存器A。此数据a1×d1+a2×d2与将系数a3乘以下面的输入数据d3的值a3×d3加起来的结果，即a1×d1+a2×d2+a3×d3在周期t9由加法器302输出。
在周期t9中加法器302的输出a1×d1+a2×d2+a3×d3是与3个连续输入数据d1，d2，d3有关的滤波处理结果，在周期10由输出锁存器310输出。在周期t9中收存在锁存器C中的a1×d2+a2×d3是与3个连续输入数据d2、d3、d4有关的滤波处理的中间结果，在周期t9中收存在锁存器B中的a1×d3是与下面的3个连续数据d3，d4，d5有关的中间结果。周期t10以后，以每3个时间周期一次的比例，由输出锁存器310顺次输出滤波处理结果。
如上所述，按照图22的水平滤波器，系数a1乘以周期t(3×i-2)的输入数据di的结果，经锁存器C、锁存器B在周期t(3×i+2)收存到锁存器A后，系数a2乘以下面的输入数据d(i+1)的值与锁存器A的保持数据a1×di时行加法运算。其结果经锁存器C、锁存器B在周期t(3×i+6)收存到锁存器A后，进一步将系数a3乘以下面的输入数据d(i+2)的值与锁存器A的保护数据a1×d1+a2×d(i+1)相加，在周期t(3×i+7)输出a1×di+a2×d(i+1)+a3×d(i+2)。就这样能用将乘法器数削减到1个的结构实现了抽头的水平滤波器的工作。
本变形例能很容易地变更为设置1个乘法器的其它抽头数的滤波器。系数保持电路308可由能向移位的移位寄存器构成。
〔变型例4〕图24是表示第4变型例的水平滤波器的结构的方框图。在图24中，307是乘法器，302是加法器，310是输出锁存器。308是由多个锁存器361和1个选择器362构成的系数保持电路。305是由多个锁存器371和1个选择器372构成的数据保持电路。311是用以控制向数据保持电路305中各锁存器371写入数据的写入控制电路。
象素的每个输入数据供给乘法器307。系数保持电路308输出用选择器362从分别保持在多个锁存器361中的系数中选择的1个系数。乘法器307进行输入数据和系数保持电路308的输出的乘法运算。在数据保持电路305中，用写入控制电路311选择加法器302的输出和复位保持数据用的数据“0”中的任一个，并收存在用写入控制电路311从多个锁存器371中选择的锁存器中。用选择器372决定是否输出数据保持电路305中的多个锁存器371中任一锁存器的保持数据。加法器302将数据保持电路305的输出和乘法器307的输出相加。加法器302的输出在反馈回数据保持电路305的同时，通过输出锁存器310向外部输出。
在执行与图22相同的3抽头的水平滤波器的工作时，系数保持电路308保持系数a1、a2、a3。这时，转换系数保持电路308中选择器362代替称位工作。转换数据保持电路305中的选择器372代替数据移位工作。
按照本变型例能与图22时一样，用将乘法器数削减成一个的结构实现了抽头的水平滤波器的工作。而且如充分利用系数保持电路308中的多个锁存器361。能避免系数的重复保持。
上述各变形例中的系数保持电路304、308的系数的设定方法与图13的情况相同。也就是说，转换电路14中的一个选择电路读出属于两个寄存器组13a、13b中任一个的一个运算控制寄存器的保持信息，所读出的信息设定给系数保持电路304，308。
按照上述各变型例，与以往的由3个乘法器构成的3抽头水平滤波器相比，能将乘法器数削减到二个或一个。第一和第二变型例与第三和第四变型例相比有高速性的特征。而第三和第四变型例与第一和第二变型相比有硬件量小的特征。如将输入选择电路分别添加到图19，图21，图22和图24的结构上，用该选择电路顺次选择行数据，则能将这些结构作为了抽头的垂直滤波器使之工作。
权利要求
1.一种信号处理装置，其特征在于配备有用以保持至少1个系数的第一系数保持装置；用以使输入数据和上述第一系数保持装置的输出相乘的第一乘法装置；用以保持多个系数的第二系数保持装置；用以使上述输入数据和上述第二系数保持装置的输出相乘的第二乘法装置；用以保持多个数据的数据保持装置；用以使上述第二乘法装置的输出和上述数据保持装置的输出装置的输出相加的加法装置；使上述第一乘法装置的输出和上述加法装置的输出保持在上述数据保持装置。
2.按照权利要求1的信号处理装置，其特征是所说的数据保持装置配备有用以保持多个数据的多个锁存器装置；用以将上述第一乘法装置的输出和上述加法装置的输出有选择地保持在上述多个锁存器装置中特定的锁存器装置的选择装置。
3.按照权利要求1的信号处理装置，其特征是所说的第一系数保持装置配置有用以保持多个系数的移位寄存器。
4.按照权利要求3的信号处理装置，其特征是所说的移位寄存器能双向移位工作。
5.按照权利要求1的信号处理装置，其特征是所说的第一系数保持装置设置有用以保持多个系数的多个锁存器；用以有选择地从上述多个锁存器装置中选择1个的选择装置。
6.按照权利要求1的信号处理装置，其特征是所说的第二系数保持装置配置有用以保持多个系数的移位寄存器。
7.按照权利要求6的信号处理装置，其特征是所说的移位寄存器能双向移位工作。
8.按照权利要求1的信号处理装置，其特征是所说的第二系数保持装置配置有用以保持多个系数的多个锁存器装置；用以有选择地从上述多个锁存器装置中选取1个的选择装置。
9.按照权利要求1的信号处理装置，其特征是所说的数据保持装置配置有用以保持多个数据的移位寄存器。
10.按照权利要求1的信号处理装置，其特征是所说的数据保持装置配置有用以保持多个数据的多个锁存器装置；用以有选择地从上述多个锁存器装置中选取1个的选择装置。
11.一种信号处理装置，其特征是配置有用以保持多个系数的系数保持装置；用以使输入数据和上述系数保持装置的输出相乘的乘法装置；用以保持多个数据的数据保持装置；用以使上述乘法装置的输出和上述数据保持装置的输出相加的加法装置；上述数据保持装置的输出复位后，使上述加法装置的输出保持在上述数据保持装置。
12.按照权利要求11的信号处理装置，其特征是所说的系数保持装置配置有用以保持多个系数的移位寄存器。
13.按照权利要求12的信号处理装置，其特征是所说的移位寄存器能双向移位工作。
14.按照权利要求11的信号处理装置，其特征是所说的系数保持装置配置有用以保持多个系数的多个锁存器装置；用以有选择地从上述多个锁存器装置中选取一个的选择装置。
15.按照权利要求11的信号处理装置，其特征是所说的数据保持装置配置有用以保持多个数据的移位寄存器。
16.按照权利要求11的信号处理装置，其特征是所说的数据保持装置设置有用以保持多个数据的多个锁存器装置；用以有选择地从上述多个锁存器装置中选取1个的选择装置。
全文摘要
在电视接收机中，为了实现具有各种滤波功能等基本功能的多个运算器的各种状态的连接，设置有脉冲切换器，此脉冲切换器有与运算器的各输出端连接的多条输入数据线；至少一条外部输入数据线；与运算器输入端连接的多条转出数据线；至少一条外部输出数据线。还设置有用以分别保持指定运算器处理内容的运算控制信息和指定脉冲切换器内部连接装置的连接控制信息的两个寄存器组。
文档编号G06F9/46GK1447604SQ0212265
公开日2003年10月8日 申请日期1994年9月1日 优先权日1993年9月2日
发明者三宅二郎, 西山保, 长谷川克也, 二宫和贵 申请人:松下电器产业株式会社