专利名称：以信号传输动态分析来辅助电路串扰分析的方法
技术领域：
本发明提供一种评估电路串扰(cross-talk)的方法，尤指一种根据电路实际运作时信号变化(transition)来分析电路串扰以使分析结果符合电路实际运作情况的方法。
背景技术：
在高度发达的现代化信息社会中，各种各样用来处理信号、运算数据的电子电路，无疑地是信息建设最重要的根本之一；小到手机、个人数字助理(PDA)、个人电脑，大到整合诸多终端机的网路服务主机，无不以精密复杂的电子电路来处理电子信号、整合信息，满足多样化的系统需求。现代的电子电路多以半导体制程制作的集成电路做为主体，在封装之后成为晶片，以广泛运用于各种微处理器系统。
随着半导体制程技术的进步，电子电路于制程中电路布局(layout)的尺寸也随之缩小，而电路中的元件集成度则不断提高，使得晶片的体积也随之减少，更能符合现代信息业界对电路轻薄短小的要求。然而，随着电路的体积越缩越小，电路中各元件及线路间的距离也随之变小，使各线路间的电气耦合程度更大，而各线路上传递的信号也更容易因为电气耦合而相互干扰，使信号的品质不如预期。电路中因各线路间电气耦合所导致的信号相互干扰，就是所谓的串扰。为进一步说明电路串扰发生的情形，请参考
图1；图1所示为一典型电路10的示意图。在电路10中，电路方块12A、12B、14A、14B、16A、16B及18A、18B为电路10的电路构筑方块，譬如说是由多个逻辑门或导电晶体组织出来而能执行特定功能的结构方块。而电路10中的线路L1至L4则分别连接于电路方块12A与12B、14A与14B、16A与16B以及18A与18B之间，用来在各电路方块间传递电子信号。
在元件集成度高的电路10中，线路与线路间的距离(像是图1中标出的距离D12、D23)也会非常接近，举例来说，在现在的0.18μm(micron)制程中，各线路间的距离可能就小于1μm；在这种情况下，线路与线路间的电气耦合程度也就更高。虽然在电路10中，线路L1、L2、L3及L4互相隔离绝缘，但线路与线路间会等效形成一电容，而使线路间的电气特性通过这等效电容相互耦合。像是在图1中，线路L1、L2间的电气耦合可以用一等效电容C12来等效；通过此等效电容C12，线路L1、L2间的信号就会互相干扰，形成串扰。同理，线路L2、L3间的电气耦合也可用等效电容C23来衡量；而线路L4与线路L1、L2及L3间的电气耦合程度也可分别用电容C14、C24及C34来等效模拟。像是线路L1、L2的距离较近(也就是说，距离D12小于距离D23)，且线路L1、L2相互平行的部分较长(也就是距离D0较长)，故线路L1、L2间电气耦合的程度也会比其他线路间来得高。
为进一步说明电气耦合对电路中信号的影响，请继续参考图2A(并同时参考图1)；图2A所示即为电路10中传输于不同线路的信号的波形时序图，图2A的横轴为时间，纵轴为波形信号电位的大小。在理想的情况下，电路10中的各个线路间都有良好的电气隔离，传输于不同线路上的信号波形也不会彼此干扰；图2A中的波形20A、20B就是在这种理想情况下，分别传输于电路10中两不同线路(譬如说是线路L1、L2)的数字信号。但是，在实际的情况下，电路10不同线路间的电气耦合，会使两条线路间的信号相互干扰，导致串扰。像是图2A中的波形20C，就是理想的波形20A在线路间电气耦合的影响下，实际会呈现的波形。像是在时点t0、t1之间，线路L1上的波形20A原本应维持低电位，但此时段间在另一线路L2上为高电位的波形20B，会通过线路间的电气耦合而使波形20A无法维持为低电位，而呈现出波形20C中略微增高的信号电位。同理，在时点t1、t2间，原本线路L1上的信号波形应维持于波形20A的高电位；但线路L2在同时段间低电位的波形20B却通过电气耦合使线路L1上的波形下降而形成波形20C。当线路L1上理想的波形20A因电气耦合而劣化为波形20B后，线路L1上信号的噪声裕度(noise margine)就会减少；就像图2A中时点t0至t2间的波形，原本理想的波形20A在高低电位间有电位V0的差异，但在波形20B中，信号高低间的差异只有较小的电位V1。若差异电位V1过小或是噪声过大，就无法分辨波形20A传递的信号到底是高电位或是低电位的数字信号了。此外，像在时点t3时，线路L1及L2上的波形皆同步升高至高电位，通过线路间的相长的电气耦合，线路L1上的波形电位会增高至超过正常的高电位(如波形20C所示)，此种情况可能会导致线路L1因信号过强而烧毁。
除了影响信号电位之外，线路间的串扰也会导致信号传输的时域表现。请参考图2B；图2B所示分别为线路L1、L2上不同处的波形时序图，其中各波形的横轴为时间，纵轴为信号电位大小。假设电路方块12A要经由线路L1传输信号至电路方块12B；而电路方块14B则要将信号由线路L2传输至电路方块14A，而波形26A、26B及26C即线路L1分别于位置22A、22B及22C上电位变化的波形；波形28A、28B及28C则是线路L2分别于位置24A、24B及24C上电位变化的波形。如图2B中所示，在时点t5、t6间，正值波形26B的上升沿(rising edge)；但对波形28B来说，则刚好是信号的下降沿(falling edge)。此时波形28B的下降沿会通过线路间的电气耦合拉低波形26B中上升沿上升的速度，导致波形26B要花较长时间才能上升，并进一步影响波形26C信号变化的速度。换句话说，在线路L1上传输的信号会因线路间各信号上升沿、下降沿同步发生而导致预期外的额外延迟(delay)，最终将使电路10中各电路方块无法正确地依照电路预设的信号时序协调运作。
请参考图3。为了减少电路中因线路间电气耦合所导致的串扰影响，在电路设计时，都要特别分析电路中串扰导致的效应；图3所示，即为现有技术中，于电路设计时分析串扰影响的流程100示意图。图3中的流程100，设有下列的步骤步骤102电路功能设计。在此步骤中，会依据电路功能的需求，而在“元件”极的层次配置用来达成电路功能所需的电晶体、逻辑门等等电路元件。换句话说，在本步骤中，是决定要由哪些电晶体或逻辑门来组合出所需的电路以达成该电路应有的功能。沿用图1中的例子，假设现在流程100要进行电路10的电路设计及串扰分析；而且，做为一个极度简化以方便说明的例子，假设电路10的功能包含在电路方块12A、12B中接收信号A、B并将这两个信号做及运算(AND)后反相输出为信号C，在电路方块14A、14B中接收信号E反相输出为信号D，在电路方块16A、16B中接收信号F后缓冲(buffer)输出为驱动能力较高的信号G，以及在电路方块18A、18B中接收信号H以反相输出为信号I。因此，
在本步骤中，会决定以及闸(AND gate)30A、反相器30B等等相关电路元件来达成上述的功能，就如图3中的附图32所示。步骤104电路布局设计。在步骤102中决定电路10元件级的配置后，在此步骤中就要考虑如何以实际半导体制程中的电路布局来实现步骤102中的电路设计。如现有技术者所知，在半导体制程中，会以不同的掺杂区(活性区)、氧化层、场氧化层、导电层、多晶硅层等等来实现各种电晶体、逻辑门及各元件间的布线；而本步骤中就包括了具体设计各电晶体、逻辑门于不同层的面积，各电晶体、逻辑门间的布线层(举例来说，以某一导电层来实现线路L1至L3，以另一导电层来实现线路L4)、以及布线宽度、长短等等；就如图3中附图34所示意的(其中电路方块12A、12B等等之中电晶体相关的布局已为习知，故附图34中未绘出)。经过布局设计后，各电路方块在电路10中占用的面积及线路L1至L4的几何构造都已确定。在实际实施本步骤时，可在电脑系统中使用工具软体来辅助设计，以达到自动定位及绕线(APR，AutoP1acement & Routing)的功能。步骤106为了要分析电路串扰，在本步骤中要进行参数萃取。在步骤104中决定电路布局后，就能根据布线的几何结构来计算出各线路及线路间与电气耦合相关的电气参数；包括线路上电阻的分布、各线路间耦合等效电容的电容值大小等等。在半导体制程中，各导电的多晶硅、导电层其实每单位面积都具有一定的分布电阻(distributed resistance)；在线路的布线层及几何结构确定后，就能计算出分布电阻在各线路上分布的情形。同样地，各线路间电气耦合的等效电容也和各线路间的几何距离有关；本步骤中也能一并计算出相关的耦合等效电容的电容值。在实际执行本步骤时，也可藉助容阻(RC，Resistor and Capacitor)分析的工具软体，如STAR RC来辅助分析。步骤108取得耦合网路。由步骤106中参数萃取的结果，就能取得用来分析电路串扰所需的耦合网路(coupling net)。为了要考虑线路间的串扰，必需要得知电路10中各线路的电阻分布、线路间的等效耦合电容等等参数。经过步骤106的参数萃取后，就能得到各线路上及线路间与电气耦合有关的相关参数。如图3中的附图38所示，此时线路L1至L4的分布电阻及相互间耦合的等效电容皆已求出，电路10中的各线路也就组合出一个设有电阻、电感的耦合网路。得到耦合网路后，就能进一步分析各线路间电气耦合的程度。在实际实施时，此步骤也可由步骤106中使用的容阻分析工具软体来一并完成。一般来说，在使用前述的工具软体来完成步骤106、108的分析后，容阻分析工具软体可在电路10的各条线路间，计算排比出电气耦合最严重的复数条线路。在较为复杂的电路(像是应用晶片)中，各电路方块间互连的线路可能多达数千条，而前述的容阻分析工具软体可依照使用者(电路设计者)的要求，排比出电气耦合情形最严重的复数条线路(举例来说，电气耦合最严重的头一千条线路)。步骤110串扰分析；也就是信号完整度(SI，Signal Integrity)的分析。根据步骤108中得到的耦合网路，来计算出各线路间串扰对各线路上信号影响的程度。在现有的技术中，串扰分析都是考虑最悲观(pessimistic)情形下的信号干扰。举例来说，在考虑线路L1及L2的串扰时，会假设线路L1、L2上刚好会分别有两个信号在同一时间于两线路上反向传播而互相进行完全相消的耦合(如图2B中所示)，使得L1上传输的信号延迟的时间最长。或者，假设线路L1、L2上均有频繁的信号变化(transition，即信号电位在高低电位间切换)，造成对L1上信号最大程度的干扰(类似图2A中所示)。另外，也可能假设线路L1、L2间刚好同时都有信号由低电位变换为高电位，使得线路L1上的相长的耦合最大，以考虑线路L1上可能出现的最高信号电位。换句话说，在最悲观的串扰分析中，是假设在各线路上有不同的评估信号在传输，而这些评估信号刚好都能造成最严重的串扰影响。在实际进行本步骤时，也可利用诸如MDC SI等信号分析工具软体来辅助分析。如步骤108中所述，在利用容阻分析工具软体得到电气耦合程度最严重的多条线路后，就能利用前述的信号分析工具软体来分析这多条线路上串扰影响的程度。通常，经由此步骤分析过后，可针对电路10中每一线路受串扰影响的程度列表比较，让电路设计者得知在最悲观的情形下，电路10中有哪些线路会最容易受到串扰的影响，而串扰影响的程度又是如何。而电路设计者根据上述的分析结果，就能回到步骤104中重新安排线路的布局，以减少线路受串扰影响的程度。
虽然步骤110中以最悲观的情形来衡量各线路受串扰影响的程度，能以较为严格保守的标准来估计线路串扰；但在电路10依其设计的功能实际运作时，对电路10的某些线路来说，最悲观的情形并不会发生。举例来说，若在步骤110中分析出线路L1最容易受到线路L2的串扰影响；当线路L2上信号有频繁的信号变化，通过电气耦合，将会使线路L1上的信号受到相当影响。但在电路10实际运作的过程中，线路L2可能并不会有频繁的信号变化；因为电路10运作的期间，线路L2只会传输低频的信号(或甚至是直流的信号)，其单位时间中信号变化发生的频率远低于线路L1上信号变化发生的频率。在这种情况下，线路L2刚好发生最悲观情形下相消或相长的耦合的机率极低，因为两线路上信号变化的频率相差极大，不容易同步发生信号的变化；也因此在电路10真正依其功能运作的过程中，串扰的实际影响并不如步骤110中分析出来的那般严重。由于步骤110进行时，是依据步骤108中得到的耦合网路来做最悲观的分析，而耦合网路仅包含电路中耦合等效电容、电阻分布等等的参数信息，并不能反应电路10如何运作，也不能实际反应电路10在运作的过程中，到底在各线路上会有什么样的信号在传输。因此，步骤110也仅能假设电路10的各个线路上都刚好会发生最悲观的信号同步地相长、相消，以得出标准最为严格的串扰分析结果。
对电路10的某一线路来说，若串扰分析中假设的最悲观情形与电路实际运作时该线路及其他线路间信号传输的情形相差很大，串扰分析的结果就会导致电路设计者误判串扰发生的实际情况，让电路设计者无法正确地进行电路布局的修正。举例来说，若步骤110中的串扰分析反应线路L1会受线路L2严重的串扰影响，电路设计者可能就要由步骤110回到步骤104中重新设计线路L1布线的情形；但在电路10实际的运作过程中，线路L1、L2间信号发生最悲观情形下同步相消、相长的耦合的机率极低，实际上并不容易发生严重的串扰。在这种情况下，标准过于严格的串扰分析，反而使电路设计者进行了不必要的布局重新设计。除了耗费不必要的布局设计的时间与成本外，由于现代越趋紧致的高集成度电路布局中，布局设计中的各项因素往往互相牵制(也就是trade-off)；若要将线路重新布局，可能就要牺牲某些其他因素。举例来说，若要将线路的布线拉长，可能会使该线路上信号衰减的程度增加等等。而这些电路布局上的让步，原本其实是不必要的。因此，不考虑电路实际运作时的信号传输，而一律以最悲观的情形估计出来的严格串扰分析，反而会造成电路布局设计上不必要的资源耗费及设计妥协。
发明概述因此，本发明的主要目的在于提供一种考虑实际电路运作情形的串扰评估方法，以克服现有技术的缺点。
在现有技术中，串扰分析是以各线路上最悲观的情形来做最严格的估计，未考虑电路实际运作时各线路上信号传输的实际情形，容易导致串扰分析的结果失真，并造成电路布局设计上不必要的时间、成本的耗费。
在本发明的技术中，则是以电路功能模拟的结果来分析电路实际运作时各线路上信号传输的情形，再利用模拟结果来进行/修正最悲观串扰分析的结果。若是某两线路上传输的信号在单位时间内信号电位变化(transition)发生的频率都很高，而最悲观情形的串扰分析又显示这两线路间有很强的电气耦合，代表此二线路在电路实际运作过程中的确很容易发生信号串扰。反之，若该两线路上信号变化发生的频率相差很大，即使最悲观情形的串扰分析显示这两线路间会有很大的互耦串扰，在电路实际运作时，此二线路间实际的串扰影响也并不大。本发明即利用电路功能模拟的结果来复验最悲观情形的串扰分析，以确认最悲观的情形是否会发生于电路实际运作期间；若最悲观的情形并不会发生于电路实际运作期间，即使最悲观的串扰分析显示高串扰影响，也不必进行不必要的布局重设计，而使电路设计者能确实将布局设计的重点摆在真正会发生严重串扰影响的线路上。在另一优选实施例中，可进一步依据电路功能模拟结果来进行最悲观情形的串扰分析；或线路上信号变化发生的频率较高，就容易受到串扰影响，可进行最悲观情形的串扰分析。反之，若某一线路上信号变化的频率较低，就不易受到高频串扰影响，对该线路的串扰分析可适当省略，以加速电路设计的流程，节省电路设计的资源。
根据本发明的一方面，提供一种用来对一电路进行串扰(cross-talk)评估的方法，以估计两传输于该电路中一第一线路及一第二线路的信号相互影响的程度，该方法至少包含根据该电路的功能，分析该电路运作时传输于该第一线路的第一动态信号及该第二线路的第二动态信号；以电脑模拟一第一评估信号及一第二评估信号分别传输于该第一线路及该第二线路，该第一线路与该第二线路互相影响的程度；以及根据该第一动态信号及该第二动态信号的情况，以决定是否使用该分析结果来修正该电路的布局设计，以减少电路串扰情况。
根据本发明的另一方面，提供一种用来对一电路进行串扰(cross-talk)评估的方法，以估计两传输于该电路中一第一线路及一第二线路的信号相互影响的程度，该方法至少包含有根据该电路的功能，分析该电路运作时传输于该第一线路及该第二线路上的信号，并记录该电路传输于该第一线路的信号为一第一动态信号，而该电路传输于该第二线路上的信号为一第二动态信号；以及根据该第一动态信号及该第二动态信号，进行一分析步骤，以根据该第一线路及该第二线路的布局(layout)，分析当一第一评估信号及一第二评估信号分别传输于该第一线路及该第二线路时，该第一评估信号及该第二评估信号间相互影响的程度，并产生一分析结果。
附图简要说明图1为一典型电路的示意图。
图2A、2B为图1中两线路上的信号受串扰影响的示意图。
图3为现有技术中进行串扰评估的流程示意图。
图4为本发明中进行串扰评估的流程示意图。
具体实施例方式
请参考图4。图4所示的流程图即为本发明中进行串扰评估的流程200。流程200中的重要步骤包括有步骤202电路功能设计。如同图3中的步骤102；步骤202也是在“元件级”的层次安排各导电晶体、逻辑门的配置，使其能完成电路预设的功能。步骤204电路布局设计。如同图3中的步骤104，步骤204也是针对步骤202设计出来的电路做布线及电路布局。完成此步骤后，电路中各线路的几何布局结构皆已确定。步骤206参数提取。等同于图3中的步骤106，流程200在完成步骤204后，就能根据电路布局的几何构造以及半导体制程中的各项参数(像是各多晶硅层、导电层的电阻率)，来计算出等效的耦合电容及各线路上的电阻分布。步骤208取得耦合网路。类似于图3中步骤106、108间的关系，流程200在经过步骤206的参数提取后，就能在步骤208中求出包含有线路等效耦合电容、电阻的耦合网路，并计算排比出各线路电气耦合的程度。如同前面讨论过的，流程200中的步骤206、208也可以使用容阻分析工具软体来进行，以得到电气耦合程度最严重的多条线路。步骤210设定信号监控。本发明与现有技术的不同之处，即在于本发明中在进行串扰评估时，会进一步考虑电路实际运作时在各线路上真正的信号传输情形。为达成此目的，本发明会监控电路中电气耦合程度最严重的多条线路，以分析出在电路实际依其功能运作时，这些线路上信号传输的情形。依据步骤208中所得出的多条电气耦合程度最严重的线路，在本步骤210就能设定要监控哪些线路的实际信号传输情形。步骤212电路功能模拟。在本步骤中将模拟电路在实际运作的情形，并配合步骤210中设定要监控的线路，模拟并记录这些线路在电路依其功能运作时，线路上信号(可称为动态信号)传输的实际情形。在实际运作时，步骤210、212可使用电路模拟工具软体来完成。举例来说，在数字电路设计时，可使用Verilog模拟软体来模拟电路运作时各逻辑门的输出入信号，而步骤210可以用一个配合Verilog模拟软体的PLI(类似于Verilog模拟软体的附加程序，plug-in)来实现，以提示Verilog模拟软体要监控、储存哪些线路信号传输的模拟结果。步骤214串扰分析。在本发明的一实施例中，本步骤的串扰分析还是可以沿用图3中步骤110的最悲观情形串扰分析，以根据步骤206中列出的多条耦合最严重的线路，分析这些线路在最悲观情形下串扰影响的程度；然后本发明就可进一步依据步骤212中取得的信号传输模拟结果，来复验最悲观情形(或类似的情形)是否真的会在实际电路运作中发生。若步骤212中的模拟结果显示某两线路在电路实际运作时都会频繁地发生信号变化(transition，也就是信号在高低电位间切换的上升沿或下降沿)，甚至这两线路上的信号变化会频繁地同步发生，那么这两线路间的信号传输情形就很类似最悲观的情形，而最悲观的串扰分析所得到的串扰影响程度，就会和电路实际运作时可能发生的串扰影响相当接近。反之，若步骤212中的模拟结果显示，在电路实际运作中某两线路动态信号的变化在单位时间中发生的次数相差较大，或是两线路信号并不易同步发生上升沿、下降沿，与最悲观的情形相差很大，那么即使最悲观串扰分析反映出此两线路间的串扰程度颇为严重，在电路实际运作时，此两线路间实际上会发生的串扰也并不严重。在本发明中依据步骤210、212所得的结果进行串扰分析的复验后，电路设计者就能将注意力集中在真正会在电路运作时有严重串扰影响的线路，而不会将电路设计的资源浪费在不会实际发生严重串扰的线路上。在本发明的另一优选实施例中，本步骤则可直接针对步骤210、212中信号变化频繁的线路，进行最悲观情形的串扰分析。换句话说，步骤210、212可排比出信号变化最频繁的复数条线路，这些线路也就是最有可能发生最悲观信号传输情形的线路；然后本步骤即可直接针对这些线路做最悲观串扰分析。无论是上述的何种实施例，本发明中都能以步骤210、212中信号模拟的结果为辅，反映出电路在依其功能运作的期间，实际可能会发生的串扰影响。而电路设计者就能依据这样的串扰评估结果，回到步骤202或204，重新修正电路的设计或/及布局。
除了上述的步骤202、204、206、208、210及步骤212、214之外，在本发明的流程200中，还是可依循现有技术中的流程，另外在步骤206之后进行步骤216的串扰分析；而步骤216中的串扰分析基本上就和图3中的步骤110相同。进行完步骤216后，也可返回至步骤204中重新进行电路布局的设计。由于本发明中的步骤210、212及214已依照电路设计的功能考虑电路实际运作的情形，故电路设计者也可回到步骤202中进行电路的重新设计，在电路“元件级”的层次就针对串扰影响来进一步修正电路的设计，使得本发明的流程200能在功能及布局设计两方面以更有弹性的作法来减轻串扰的影响。
在现有技术中，串扰分析及评估都不会考虑电路中各线路在电路实际运作时真正会发生的信号传输情形，仅依据电路的布局等结构进行最悲观的串扰分析，不仅无法反映出电路运作时真实的串扰影响，也容易导致电路设计者进行不必要的电路重设计，无端耗费电路设计的资源。相较之下，在本发明的技术中，则进一步考虑了电路中各线路在实际运作时真正的信号传输情形，能让电路设计者针对电路运作时真正会发生严重串扰的线路进行修正，能避免电路设计资源的浪费，还可在电路功能、布局两方面对串扰影响进行修正，达到较佳的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利申请的涵盖范围。
权利要求
1.一种用来对一电路进行串扰(cross-talk)评估的方法，以估计两传输于该电路中一第一线路及一第二线路的信号相互影响的程度，该方法至少包含根据该电路的功能，分析该电路运作时传输于该第一线路的第一动态信号及该第二线路的第二动态信号；以电脑模拟一第一评估信号及一第二评估信号分别传输于该第一线路及该第二线路，该第一线路与该第二线路互相影响的程度；以及根据该第一动态信号及该第二动态信号的情况，以决定是否使用该分析结果来修正该电路的布局设计，以减少电路串扰情况。
2.如权利要求1所述的方法，其中若该第一动态信号及该第二动态信号中信号电位变化(transition)的频率较多，则使用该分析结果来修正该电路的布局设计。
3.如权利要求1所述的方法，其中若该第一动态信号及该第二动态信号中信号电位变化的频率较少，则不使用该分析结果来修正该电路的布局设计。
4.如权利要求1所述的方法，其中该第一评估信号及该第二评估信号是为让该电路产生最大电路串扰的信号。
5.如权利要求1所述的方法，其中以电脑模拟该第一评估信号及该第二评估信号分别传输于该第一线路及该第二线路，是以电脑计算该第一线路与第二线路的电阻值与电容值，以取得一耦合电路，计算该第一评估信号与该第二评估信号在该耦合电路上的电路串扰。
6.一种用来对一电路进行串扰(cross-talk)评估的方法，以估计两传输于该电路中一第一线路及一第二线路的信号相互影响的程度，该方法至少包含有根据该电路的功能，分析该电路运作时传输于该第一线路及该第二线路上的信号，并记录该电路传输于该第一线路的信号为一第一动态信号，而该电路传输于该第二线路上的信号为一第二动态信号；根据该第一线路及该第二线路的布局(layout)，分析当一第一评估信号及一第二评估信号分别传输于该第一线路及该第二线路时，该第一评估信号及该第二评估信号间相互影响的程度，并产生一分析结果；以及根据该第一动态信号及该第二动态信号间的差异，修正该分析结果。
7.如权利要求6所述的方法，另包含有根据该修正后的分析结果改变该第一线路及该第二线路的布局。
8.如权利要求6所述的方法，其中该第一评估信号及该第二评估信号间相互影响的程度，大于该第一动态信号及该第二动态信号间相互影响的程度。
9.一种用来对一电路进行串扰(cross-talk)评估的方法，以估计两传输于该电路中一第一线路及一第二线路的信号相互影响的程度，该方法至少包含有根据该电路的功能，分析该电路运作时传输于该第一线路及该第二线路上的信号，并记录该电路传输于该第一线路的信号为一第一动态信号，而该电路传输于该第二线路上的信号为一第二动态信号；以及根据该第一动态信号及该第二动态信号，进行一分析步骤，以根据该第一线路及该第二线路的布局(layout)，分析当一第一评估信号及一第二评估信号分别传输于该第一线路及该第二线路时，该第一评估信号及该第二评估信号间相互影响的程度，并产生一分析结果。
10.如权利要求9所述的方法，其另包含有根据该修正后的分析结果改变该第一线路及该第二线路的布局。
全文摘要
本发明是提供一种用来评估一电路串扰的方法，以估计该电路中各线路间因电气耦合而导致的信号劣化。该方法包含有模拟该电路正常运作时传输于该电路中各线路上的信号，并根据模拟出来的信号进行或修正串扰分析，以根据该电路实际运作时信号的变化来估计该电路中各线路的串扰。
文档编号G06F17/50GK1431788SQ03101508
公开日2003年7月23日 申请日期2003年1月10日 优先权日2002年5月17日
发明者璩又明, 薛文皓 申请人:威盛电子股份有限公司